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标题: ★★★ 大家一起学PADS （一）★★★......【有问必答贴】 [打印本页]
作者: jimmy    时间: 2008-9-22 21:52
标题: ★★★ 大家一起学PADS （一）★★★......【有问必答贴】
本帖最后由 jimmy 于 2014-9-9 11:44 编辑
. l  v% l: Z( j- `. |5 N. C% g, ?0 o) x6 i4 \& U
大家一起学pads!
% p9 ]" A1 }/ y3 [, k4 E# t  ^
5 Q! J1 K' @* m" M# z2 V6 y' s互相学习，取长补短！
3 V9 |! g9 h! P% ~9 U) N. Z$ |$ `( P9 ]. }6 e' C
大家对PADS软件使用有不明白的地方或有什么心得体会，$ f7 P/ ~3 m, u! W0 S
0 d1 T9 r) S& R, b7 y5 G* L
本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
, U6 R/ R, F2 P5 R1 ^
5 x" n: V+ F9 s0 L! E
( \/ ]4 h( |5 n5 G; }欢迎跟贴！有问必答!5 [; ?& o3 m! S7 \/ a4 Z8 Y7 Y
- M/ f7 u: _+ D+ z$ i! @5 t! a* _
9 k0 P# o/ `+ e4 Y- I' j* w
2 Q& l0 D8 }* I8 U0 n0 ]: M
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
9 w' y! g" L- @3 a9 S' r  Q& p. i: l
% `' x2 K* ?+ F# p  U1 g
由于此贴已过有效期，特开新贴：9 q# l6 K# b$ B; p" U+ C" `8 r) n
& I# h' ~  M5 y! Y) E2 J
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
/ e. B2 l! o* a3 S3 nhttps://www.eda365.com/forum.php? ... 63&fromuid=11474 O' y7 Z3 H& u
1 z& l! ]9 N% M6 z* }8 I
作者: weirong    时间: 2008-9-22 23:36
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊: k5 w$ E8 P$ v; M! o

8 Y% @9 h* Q3 _) wjimmy:2 H3 D. W$ }  J: }6 U# b+ V

/ Y* ~. Q( F, u6 I这种修改起来很费时间。
$ T: s+ n2 a3 h" G
( k& q2 V2 }& h/ J  @  b3 ~主要跟你的走线习惯有很大的关系。
3 x3 ~! ^. \! b2 W
! c7 f9 q. [$ R3 G* o' M我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.2 B1 i8 M) ?+ J+ P) C! g4 L

/ l1 x$ j" h" |4 r% h+ l' A  ^5 g如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,- l: D2 S% c$ ]) @% P. z! x7 b
8 S6 }/ ]( z4 N, T. [
灌铜后将之删去。; T% h4 \! ]4 {% P

3 P- U- x: n5 P2 l$ R" q[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]
作者: jimmy    时间: 2008-9-23 20:19
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
# K! u1 c/ v  B/ C+ e, E, l4 F$ y4 S. G  O
这种修改起来很费时间。$ I; @, _" p+ ]5 r

, z3 h; F  L' D" ^2 m5 a( a+ q主要跟你的走线习惯有很大的关系。9 c% l7 w/ F0 R# z, I. D/ D% v. d
& \& F3 o( x; r* e% B9 l
我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
! X+ F' H* }- Q
: j3 P3 U+ R1 N6 _, K如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,/ b9 q: E8 X  Y. k5 r  S: }

" u( F, q7 n, S& w0 _灌铜后将之删去。
作者: hunzi22    时间: 2008-9-23 21:43
那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？! \9 u( K: f  J" a/ R- d1 S
我是菜鸟，希望楼主耐心指教7 T1 K: F/ u0 \( ^/ m
1 A$ S3 F% Z% J0 n# }3 C0 t
jimmy:
; N9 U1 n8 \+ w' T7 k# y3 }
/ s' q$ N8 W6 z9 E  r7 }比如创建元件,丝印外框统一做在all layer
, `* p" R, H$ w$ [* g2 O5 D" S) |0 E9 X, u  }, S, e
2d线宽不低于5mil
+ a6 Q+ v; S/ G& E6 P( I5 R
1 `, E4 u" _- c+ ]9 R/ u/ i0 \TEXT等信息不添加在TOP或BOTTOM层3 J9 |# _8 G6 z: m; c" f- c
5 |  p& {  R; `, l* X
等等...  b; j8 ]1 Q7 `4 F7 c8 |0 U$ W
: ?# a1 ~0 s6 o0 ^$ j
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]
作者: hyd2679    时间: 2008-9-23 22:10
标题: 这种情况怎么处理啊
作者: hanicesnow    时间: 2008-9-24 14:53
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,( v9 Z4 j& n1 K; n! G& R' E
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?2 e0 W3 a3 m% c
错误如下:9 W* S1 V- e; r/ y8 \1 W  N: P
Mixing nets EGND CN2 1 FMI CN2 1
5 {9 X/ k( s- _CN2.1 LA4.2 TP42.1 RF2.2. B9 ]4 ?, o. v
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND8 A$ o/ @8 E% @0 {
Mixing nets FMINT CF6 1 FMI RF2 1
4 i6 Q  x; X: iLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.11 A' o/ |$ h9 ~/ Y& B. B1 {
Warning: deleting signal EGND
* B# X) e, t* G+ [/ C/ v**INPUT WARNINGS FOUND**
作者: amwu_1984    时间: 2008-9-26 04:39
楼主开个QQ群吧
作者: maple    时间: 2008-9-26 08:34
请问画PCB时，自建封装有哪些好处。
6 u+ t3 s5 s/ \. e% P9 E因为我平时工作中都是直接用PCB图直接保存封装。
作者: 思齐    时间: 2008-9-26 10:59
钻孔对问题
4 U* `+ }9 f2 _$ V0 A0 \看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？& v, @  k) K5 S% |+ c
还有个“地”的问题5 A- J+ O2 m% J2 p% A, Y3 A
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：% ~4 N% a6 B( M4 T; N3 M$ E
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
# `7 C3 p% p% Y( s) ?TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice). R( S2 i: J! A7 Y/ A+ ?. ]
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
作者: loveineda    时间: 2008-10-10 13:18
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！: H! l: Z. l5 t. h9 |  c
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接) v# z5 u8 |& G, w
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG
作者: maozhiqiang    时间: 2008-10-22 15:02
Value值显示问题
0 _3 j- k; o) G1 [最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
/ _: ~# [. V9 @" X9 K3 [, X我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
0 S( c# |  i3 a$ C0 N9 V) f关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
( k3 h1 `  Q9 M- h) I结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时, J) C/ s5 o7 i3 K: v
只好手工添加了，希望各位能提供好的办法，谢谢！
作者: 古域清流    时间: 2008-10-22 20:07
标题: LOGIC 的问题
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
' F* }( v0 T- X) n* ypin discrepency    decal gate<1>for gate number#<1>   
5 P- a: ^0 u* t1 A, h; ?& q5 u还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.3 L5 @  Q( d9 X/ C
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!
作者: mdwct    时间: 2008-10-22 20:15
原帖由 古域清流 于 2008-10-22 20:07 发表
- G8 h! P* d) B9 n6 X请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
4 K5 N% s- U1 }3 I' i( P$ Tpin discrepency    decal gatefor gate number#   3 ]+ p: H* t( ~* E/ r& w
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

6 e6 W! `  N5 `) o. h2 W$ \2 B! p
please uncheck
* u$ f4 j1 o# r. I0 h$ zallow floating connections
作者: tklin    时间: 2008-10-23 01:17
对思齐:
4 c0 a* H( h+ a5 S8 w0 F1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
) Q+ i7 M% ^" c6 S4 O+ |reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
5 I6 n5 x' l$ m. t/ e4 ^& ]2 o. ?" T: X. o, L4 A2 c
2.& C$ i& U( |; {+ _. `
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：8 J! Y2 s6 T1 _6 ^& R  M0 ~% F* N
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？( ]1 l0 Z! a2 p! p3 q
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好
作者: maozhiqiang    时间: 2008-10-27 15:58
求助:网表问题
( H/ h7 x" ~) c; C: d& q重新装了下电脑结果,输出网表时提示      : $ a) P% a( t# }$ V8 A
Design Name: D:\资料\复件 FINAL.DSN8 H( u) Q  z- F- G' F
[FMT0012] Can't open first output file5 `* y) ?, M/ `
#各位碰到过没有,帮忙啊,先谢谢拉!
4 R5 l' N# @3 f/ I% M' k0 O) O  D6 m$ G, y' r& n
斑竹救命
作者: qisaiman    时间: 2008-10-27 20:33
标题: 封装转换问题
本帖最后由 jimmy 于 2009-1-22 18:25 编辑
) y& y) U. s3 O% m) E- q. u4 U! e1 `( F4 g3 c
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。 % r/ h# F  [' ]+ K5 k3 f1 R- m

* A( ^& S& x, d7 Sjimmy:
/ a1 R% `) i8 t% D, a 4 H$ _& s+ {! F! J: z9 Z+ ?
元件库的外框设置在丝印层，你没有打开丝印层的color ,所以不可见。- e4 P/ f: D" c

& s9 v; ?3 f. c! Q$ o( k1 y把相关层的color打开就OK了
作者: luobin123    时间: 2008-10-27 21:05
本帖最后由 jimmy 于 2009-2-4 09:08 编辑
# n8 M. W) `/ M6 V! U) n& P) k  l: p" D- S9 z# B& K
问过简单的问题。。Layout中不是有自动布局和自动不线吗？
  m1 x. w! v) k* v但我没找到自动布线在啦。。麻烦版主指点12.。。
% b6 o& y2 c1 N  a# j, U0 X
4 e6 c8 |$ ^0 [! I
; w) c& n8 N0 h# q* v9 pjimmy:
7 O# @, w/ x1 ]0 U  d2 d 8 a5 J( b7 E" x: }7 c
在router软件里面进行。
作者: wangsong117    时间: 2008-10-28 08:53
标题: 回复 16#
封装转换问题
7 e" J5 W( Y" @1 j3 u用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
9 a5 N) ~* t: ^9 `* J' Q7 _, O3 K
你封装外框所在层的颜色可能设置的是黑色,和底色一样,随意看不到~
6 ?% K- s9 S" {/ g/ e改一下丝印层的颜色就可以看的到了吧~
作者: qisaiman    时间: 2008-10-28 12:19
标题: 回复 18# 的帖子
谢谢 我试试
作者: jimmy    时间: 2008-10-28 20:58
原帖由 hanicesnow 于 2008-9-24 14:53 发表
- w% ~) h$ ^+ w6 i, b' }我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
: O! o5 o. K" n- z  D! ]原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...
, L  [; P/ B) X: w& L; |  d, Q4 D
" P7 X. l$ h" J* }5 g  [
对ECO对比时还要选上UPDATE，这样就可以将PCB与原理图一一对应。
# s5 u% @8 d8 x& d7 d( }% O! q8 X7 w. E$ E( m1 e; r! T8 i( R
EGND网络自己删除了是你在原理图上面没有进行连接。
作者: jimmy    时间: 2008-10-28 20:59
本帖最后由 jimmy 于 2009-2-8 12:09 编辑 + e# M- n: a2 t% _. c
原帖由 hanicesnow 于 2008-9-24 14:53 发表
+ x. B+ N/ v" h% s3 g8 X- E, Q# p, `我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
, c+ d! k. ]! Q3 o3 F原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

. g7 y' _1 K3 Z0 q# B/ ~, @/ _0 j0 F0 L- k% x
在ECO对比的时候，要选上UPDATE。
+ ^1 R; H2 R$ @% R% F % s7 Z1 g- r7 U
5 A, W9 P; w) I6 w. D
EGND网络被删除是因为你在原理图没有连接此网络。
作者: jimmy    时间: 2008-10-28 21:01
标题: 回复 7# 的帖子
已有QQ群：28326856
作者: jimmy    时间: 2008-10-28 21:03
标题: 回复 8# 的帖子
自建封装方便管理，标准化。
作者: jimmy    时间: 2008-10-28 21:03
标题: 回复 4# 的帖子
多请教高手吧1 J8 x! l$ G& k& V  p1 g8 T. V

; P8 b! o% i# ]+ e; _好的设计习惯不是能用文字表达得清楚的。
; @% c: [: m- i  z: I; G- W) x5 C$ {) t& z
就像好的生活习惯一样
作者: jimmy    时间: 2008-10-28 21:05
原帖由 思齐 于 2008-9-26 10:59 发表 7 k; E3 f- d* y8 N% A2 g% ], s# X3 }
钻孔对问题
7 y( S: e8 W& R看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
9 j& v1 I0 y5 b# o* k还有个“地”的问题, F3 F5 A) J1 U8 B4 U
手机中有模拟地和数字地，它们是布在同一层还有不 ...
: c7 @# @; ^. h0 [  m) H
' C2 ^( U) o5 x/ \' \
这是盲埋孔常识。相关的资料可到群共享下载（PADS手机盲埋孔设计资料）
; j/ z9 K8 M8 _9 v6 P  d' B, q/ o6 x' s  v
模拟地与数字地分开，最后在单点接地这是老生常谈的经验，相关资料可在论坛上面找到。
作者: jimmy    时间: 2008-10-28 21:09
原帖由 loveineda 于 2008-10-10 13:18 发表 ( U) W9 B: O5 j8 n1 p
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
. o9 r8 C) g/ }3 e可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接. b, [/ I3 u/ ?8 W  U, T
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...
2 J: L# a# k6 s* H( E! U
* l, x) i: |( p5 N1 w
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。! I% Z- e& C+ r1 X
- S- n& i' N7 F( j
我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。
作者: jimmy    时间: 2008-10-28 21:11
原帖由 maozhiqiang 于 2008-10-22 15:02 发表 # c5 x: {1 Q2 c
Value值显示问题9 d6 {& X1 M- \1 s
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
6 ]7 U% e# `6 }$ j我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
" v0 `# \6 j  n关键是我最开始导网表是没在后面 ...

+ {3 s! g1 y+ N- b! W" C. e5 c/ v
6 H) j' ]. R2 ]+ y" s用ORCAD重新生成NET，再导入进行对比，更新是可以做到的。
作者: jimmy    时间: 2008-10-28 21:15
原帖由 古域清流 于 2008-10-22 20:07 发表
! a% K* L- ^0 h  p; Y请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
& I/ W4 }- g$ ]' K% jpin discrepency    decal gatefor gate number#   1 X0 B" g3 p7 G7 @* T; P
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

5 o1 O9 f# o+ P; i$ q- x' W
0 L. r# s/ ]6 [" L1 K6 r! |( q) g& I  F  }# s* L
可以接地。画走线的时候按SHIRT+空格就可以了，TAB可以进行却换.- S; O. v- C8 P
& a1 C: ~3 L8 i4 }, v% k& i1 ~- O
请用默认设置。
作者: jimmy    时间: 2008-10-28 21:17
原帖由 maozhiqiang 于 2008-10-27 15:58 发表
& H+ r3 h8 R$ M% n- X$ I8 O$ A求助:网表问题
6 k5 S$ L* Y, L- S5 N( _! T* h重新装了下电脑结果,输出网表时提示      :
4 i- `/ |+ {  S4 QDesign Name: D:\资料\复件 FINAL.DSN5 h8 X" R" [# F% r2 Z3 w
[FMT0012] Can't open first output file
8 K- r" S( T; B#各位碰到过没有,帮忙啊,先谢谢拉!) E) x# y: H2 o. _8 C& u* H* _+ B

5 @7 o( C# f% O' I/ `( _7 `! R斑竹救命
/ R: g! T7 M* x  k3 O* C- b
! q' D6 f! e7 {# c
请将FINAL.DSN改为FINAL.ASC
作者: jimmy    时间: 2008-10-28 21:18
原帖由 qisaiman 于 2008-10-27 20:33 发表 5 `+ R9 m/ L* ^6 S' {2 Z: T6 [
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。13260
, j9 N  `( \, E' q  z3 H7 r

9 M  y2 y, o. f+ I因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。
作者: jimmy    时间: 2008-10-28 21:20
原帖由 luobin123 于 2008-10-27 21:05 发表 5 x7 Z: }7 T  M4 `' b+ W( P
问过简单的问题。。Layout中不是有自动布局和自动不线吗？
* d2 K7 L1 R. q* N2 P$ ~但我没找到自动布线在啦。。麻烦版主指点12.。。
' C; _/ d6 a4 l7 |4 y7 r" a
- z& ^8 d2 |" c8 l; d; o+ h
没有此功能。( {9 P% T+ M! l) I
) W3 R/ E6 t$ J1 z' a7 e
只有局部自动布线功能。双击焊盘就可以实现了
作者: qisaiman    时间: 2008-10-28 22:31
原帖由 jimmy 于 2008-10-28 21:18 发表
2 R2 u2 Q2 h8 t& a* S. O( G# D% T# c( m
% |- n3 U/ q6 `3 Z/ \. ~4 {
因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。
8 m9 \  x  d* g. t. |

* B" A5 E$ |: U" {哦 原来是这样啊，不过我的那个元件的outline跑到paste mask bottom了，找了半天才改过来。看来转换时的颜色还是不要保留比较好。
作者: jimmy    时间: 2008-11-1 23:12
本人是pads的忠实使用者，利用休息之余特开此贴
# d6 b* R/ l! o0 s" W3 P
# n! Z$ k- g0 z4 |0 A! W2 ~目的只为了提高初学者的水平，与高手交流2 U# n, p  n2 E3 N3 a0 l" e! K8 y
, J6 d) q" O6 Z7 P# G2 F: A
大家对PADS使用有不明白的地方，欢迎跟贴
作者: vbgood    时间: 2008-11-2 08:46
我想问下，我自己画了两张PCB板的，A板和b板，但是这两个板子一点关系也没有，但是有一些器件的名是一样的。我现在想把两块板子放在一起去制作。不知道如何将两块板子拼起来。7 b* S. R2 |1 c  a, o8 h
% ~0 H4 `) V  v& g8 x  x* k9 r
想问一下板主，这个怎么弄的。
作者: maozhiqiang    时间: 2008-11-3 15:00
:lol 斑竹是个热心人
作者: jimmy    时间: 2008-11-3 22:02
标题: 回复 34# 的帖子
第一种方法，将A板全选，然后在B板中，打开ECO模式0 c0 @1 W7 ^8 m- R$ }/ O
) k4 W- m( N0 A) e% i2 V5 v2 x1 R0 {
将A板复制进来。此时需要处理一些细节，比如重名的元件会自动更名，网络会自动更名，灌铜会自动消失。
0 H; t2 v  M4 O. ^1 {# e3 J: Y
0 `9 Z8 P- H& Z% U8 L1 y4 P第二种方法，将A板MAKE REUSE，然后在B板中添加REUSE，同理要处理灌铜和元件更名的细节。* x' `1 {( T* A8 f

3 R1 X) h) f; T; |( \7 z第三种方法，将A板，B板转到PROTEL中，然后进行特殊粘贴，这样子就不会元件自动更名，但是需要处理灌铜。# e0 }  v$ g5 j' A9 D8 }" _( b" i
2 [) B3 e3 h  C% A6 w
第四种方法，在CAM350进行拼板，( K/ ^% O; C( q8 p- B  m! O2 l; [
拼板方法:https://www.eda365.com/viewthread ... ight=cam350%2Bjimmy
& g& o: D& x4 l9 J& D- l( J
  d3 E% C: S( \* z. W第五种，在AUTOCAD画好两块板拼板的示意图，由PCB工厂去处理。9 F  J6 ^' k6 T4 r, d! o
+ H+ }7 B3 w% N* [  W6 T
第六种，花钱请人帮你处理。只需要150元。+ M# C6 d. q% {+ B9 F4 K. z& E( A
DoDoPCB设计室，专业PCB设计，抄板，IC解密。
7 O) U$ a) t" o# |1 ?: jQQ群：28326856(layout也疯狂)
8 J, Y) Y' b7 d. Y% V
4 m4 v* |& l& R[ 本帖最后由 jimmy 于 2008-11-3 22:03 编辑 ]
作者: jimmy    时间: 2008-11-3 22:02
原帖由 maozhiqiang 于 2008-11-3 15:00 发表
! m* p, _! v" [  Z. g5 u2 W :lol 斑竹是个热心人
6 C6 X5 G  |' v9 N
, b4 R. V6 l6 ]5 |: M& p* P$ z9 A" n- X
互相学习！
作者: suguanhai    时间: 2008-11-26 22:17
标题: 布局方法请教
请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

QQ截图１.jpg (106.21 KB, 下载次数: 10)

QQ截图１.jpg

QQ截图２.jpg (157.18 KB, 下载次数: 4)

QQ截图２.jpg
作者: yzl624358    时间: 2008-11-26 22:31
qq群加不进去！
作者: suguanhai    时间: 2008-11-26 22:32
楼主的QQ群是什么?我没看到
作者: suguanhai    时间: 2008-11-26 22:33
标题: 请问
楼主的QQ群是什么?我没看到
作者: suguanhai    时间: 2008-11-26 22:38
拒绝加入呀
作者: gaojun39    时间: 2008-11-26 23:04
标题: 好贴啊
版主啊# F, u6 h7 _3 a
好好把QQ比较快捷啊
9 K5 r; z3 Q' O谢谢了
作者: suguanhai    时间: 2008-11-26 23:28
楼主真是高手呀,几分种就解决了别人这么多问题,楼主的QQ群我加不进去呀
作者: panhaojie    时间: 2008-11-29 13:00
标题: 楼主你好,我用allegro15.7画原理图
pads2007画PCB,可我在原理图中修改走线的时候,利用PADS2007的ECO导入修改后的网络表,进行对比时却报错啊,如图所示
/ T! q- `4 p( r& i4 t( ~1 n. _" e+ S: M! r$ f
还有我在COMPARE/ECO Tool中怎么在UPDATE那个黑色圈住的地方是无效状态呢?
5 r; m5 Y3 h; D) q7 ~4 x* c  f' |( C& f% q! j0 P3 @* c2 B
[ 本帖最后由 panhaojie 于 2008-11-29 13:04 编辑 ]

裁剪_3.jpg (185.45 KB, 下载次数: 5)

裁剪_3.jpg

裁剪_4.jpg (189.47 KB, 下载次数: 4)

裁剪_4.jpg

裁剪_5.jpg (168.87 KB, 下载次数: 3)

裁剪_5.jpg
作者: Audio_diy    时间: 2008-11-30 14:06
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题+ l: L1 m6 U. }8 y* `! F
每次按照买的<<ADS 2005电路设计入门与应用>>建立元件库,但点击Check Part 自检时,报错.请指教!!
作者: 青虫    时间: 2008-12-2 17:55
标题: creat like union和make like reuse两个有什么区别
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。
作者: beauty201    时间: 2008-12-3 17:54
提示: 作者被禁止或删除 内容自动屏蔽
作者: zltwin    时间: 2008-12-4 15:38
由于层面比较多，如何在PADS 2007里面设置层面快揵键啊
作者: jimmy    时间: 2008-12-4 19:38
原帖由 suguanhai 于 2008-11-26 22:17 发表
, K2 ]; @5 E) n% J/ o( C请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

$ B. ^- m& l+ C" I+ u% d: D% b3 e7 I1 K, @& |
1，先放固定件，如按键，输出输入插座，显示屏插座- O  x+ ~: Y& z4 Y
2，模块化布局。将与各接插件有连接关系的IC和相关元件靠近各接插件摆放- e9 U* ~% T7 r; v; _/ k, I3 q
3，将主芯片，RAM根据电路连接关系（性能的重要性），比如居中摆放或是靠近相关的电路模块
作者: jimmy    时间: 2008-12-4 19:38
原帖由 yzl624358 于 2008-11-26 22:31 发表
9 P( L) G( m2 Y5 Y7 H% mqq群加不进去！
/ @( s  [6 I  a; L

: d0 Z# @, \" p5 B5 M人已满，请加入分群。
作者: jimmy    时间: 2008-12-4 19:38
原帖由 suguanhai 于 2008-11-26 22:38 发表
; h  b# X8 a- T拒绝加入呀
4 ]' p2 t3 e/ y7 {8 W  t
8 E# |2 c+ Q6 G9 C! a1 h5 L
主群已满，请加分群
作者: jimmy    时间: 2008-12-4 19:39
原帖由 Audio_diy 于 2008-11-30 14:06 发表 & y/ g3 f0 w/ e7 L& w
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题( H* n3 u0 y3 }0 O5 }
每次按照买的建立元件库,但点击Check Part 自检时,报错.请指教!!

9 Z3 l, J# q2 }( T; l; f- U# t  x' K8 R; ^& h$ W% }  d
请将报错信息发上来
作者: jimmy    时间: 2008-12-4 19:45
原帖由 青虫 于 2008-12-2 17:55 发表 " d$ V3 u: b/ j+ \5 D  B; p
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

0 }# T6 ^& v1 j  a& J
4 t7 Y) ?9 f- {3 R( L* ^两者不同。
% [7 k6 o6 U- J1 W/ f5 P) m. }6 R5 ^8 v; u! i4 T" r. O% q- V1 s& P
creat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重要元件放到其他模块电路去，* z! G# N; u7 _9 W) Z
硬件工程师或资深的PCB工程师会将这部份成熟电路做成union,这样子可以避免新手布局犯一些常规的错误。提高布局效率和时间。
1 ?; W# x0 @0 W) V( t
; k& o3 B1 `% xmake like reuse主要是复用，比如有些RF电路是成熟，稳定，其他机型可以完全复用此电路布局和布线。所以常用成熟电路的布局布线做成reuse,方便下次复用。2 h0 G7 b: K. d! e3 u

7 S; I" U; M5 Y4 J2 q4 s% i! B  T3 g3 T1 ~
两者主要的不同点是：union主要针对新机型的布局，reuse主要是针对类似的机型借用以前的布局。$ {$ K7 T4 G- T& @
' w2 a& u5 q; L$ L
如果是新机型，以前没有同样的电路，相同的布局布线，make like reuse就没有必要了。
作者: jimmy    时间: 2008-12-4 19:45
原帖由 beauty201 于 2008-12-3 17:54 发表 . V  A* ?" z' K, u7 ]
请问版主的28326856群为什么拒绝加入新成员呢
, R  C/ g7 x5 M' U

5 n' `% h5 R; g: G) {( A# c3 x' M人员已满，请加入分群。
作者: jimmy    时间: 2008-12-4 19:46
原帖由 zltwin 于 2008-12-4 15:38 发表 . p( k5 `$ {  u9 j4 v
由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

$ G$ w0 b% m9 a7 k1 X* e5 Z$ o2 D. e5 o6 v" U  |# M% n6 U+ u+ l' n
Ln8 V+ K6 Z: T- i/ F- r

$ ]9 ?- L, J9 u. X( ]3 Y! }n是你要切换的层* [6 b* N! P3 z1 m
! w' y7 H* L2 E: n, a
比如你要切换到第3层，请输入：L37 V- w' \% F: P' v, Y
然后回车
作者: zangyongchang    时间: 2008-12-4 20:39
原帖由 loveineda 于 2008-10-10 13:18 发表   [$ ^& E8 |9 U5 P& `: H5 k; s+ q
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
# Y; U9 m$ |- V可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接. {# k4 o! G' v2 |
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

7 ^' C5 N$ i1 q4 f& m我仔细看了一下发现，两个元件不在一个层，电容在底层BOTTOM。IC在TOP顶层
作者: zangyongchang    时间: 2008-12-4 20:40
标题: 回复 45# 的帖子
那不是错，是正常的！
作者: zltwin    时间: 2008-12-5 11:50
标题: 由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊
作者: beauty201    时间: 2008-12-5 14:25
提示: 作者被禁止或删除 内容自动屏蔽
作者: Ziper_EDA    时间: 2008-12-9 13:01
本帖最后由 jimmy 于 2009-1-11 21:31 编辑 4 d1 G: f4 m3 b. F
2 g5 h! q: G1 }, c9 H; f
请教LZ,make like reuse有哪些需要注意的吗?3 P* J5 t: Q2 v8 w* R
0 [% [# E3 x2 i6 H5 O2 D) r
jimmy:/ N  ?, _3 x. S; n
同样的元件类型,同样的元件编号,同样的连接网络.
作者: jimmy    时间: 2008-12-11 13:03
原帖由 zltwin 于 2008-12-5 11:50 发表 & }: C- r8 I3 l; c/ a. s  u3 I( v5 K
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊
1 o( L% i+ W. K6 t6 ^" b
$ G8 v: R2 X. Q: A, v, k- X! |) G
Ln
6 D; ^: o" S- ?2 ?
4 L  q; t; j' h! @n是你要切换的层
/ _( b# m' B. ]! K0 T) ^+ y+ @. g0 Q- V4 C
比如你要切换到第3层，请输入：L3- y( p( x& h( r0 t& [. a0 j' R& U
然后回车
作者: jimmy    时间: 2008-12-11 13:06
原帖由 Ziper_EDA 于 2008-12-9 13:01 发表
1 F, r( @0 g9 y: H请教LZ,make like reuse有哪些需要注意的吗?

- N1 V5 y* @% [! l3 y6 [5 s, m" }4 {  F
同样的元件类型,同样的元件编号,同样的连接网络.
作者: jimmy    时间: 2008-12-11 13:07
原帖由 beauty201 于 2008-12-5 14:25 发表 9 m' u6 g; s; }) q/ e# i2 p( j
请问分群的号是多少啊

' j3 ^3 X0 Y! \. z9 F* q1 X
- E! Z6 f& X0 w; j群号:19421245
作者: smiling927    时间: 2008-12-18 16:53
向楼主请教： ORCAD画的原理图，pads2007画的板，为方便贴板，如何把相应元器件的值显示在LAY好的PCB板的丝印层上并打印出来  示例如下：

未命名.JPG (11.78 KB, 下载次数: 4)

未命名.JPG
作者: lixbsky    时间: 2008-12-18 18:33
本帖最后由 jimmy 于 2009-1-11 21:33 编辑 4 i* u/ {' P; B( [# J/ W' n5 f( e

% M# u9 K* g3 A# F9 k请教楼主
7 s* L+ z  s$ m8 {& `$ Z" Z; |5 A# B# i铺铜是 出现错误，说叫我减少SMOOTH 和COPER OUTLINE WIDTH
* v! O- T5 N" j3 ]* U# C5 T我该怎么做啊
: @, u4 ^9 L$ U& T: ~
' ^$ g% i1 P: ^, C% J' y" Zjimmy:% _) N/ n5 M8 p8 g; U7 R. s

2 `  j# L* c2 n你画灌铜边框的时候,线宽用得太大了.; c. T" Z( Y2 [7 v
% k8 @+ u4 \: _8 k. z- J. X6 a( A
你选中灌铜shape,将线宽改为6-20mil之间就可以了) U3 {5 \- s) c0 x) h  g

/ e: T6 _) H# M8 R( ?1 G[ 本帖最后由 jimmy 于 2008-12-20 19:41 编辑 ]
作者: jimmy    时间: 2008-12-20 19:40
原帖由 smiling927 于 2008-12-18 16:53 发表
  N/ V+ A* m& b! b" y/ ^9 Q3 Y6 |' E向楼主请教： ORCAD画的原理图，pads2007画的板，为方便贴板，如何把相应元器件的值显示在LAY好的PCB板的丝印层上并打印出来  示例如下：

$ ]( P$ D2 \# x& ^$ z! ]' {& u/ n2 Q: ?
1, orcad导网表时需要导入value这一项,以后才能在PCB上面进行标识和打印.
+ K, T$ ^, ~% B8 X+ \' o: m# \# r; [/ J: \' X
如果刚开始就没有导value这一项,可以这样做( c/ m0 o4 F. S* E" ^' ?6 z( |( B5 H6 Z

5 ^3 j5 q* s  ^2, 将orcad重新生成网表文件,这时一定要加上value这一项,然后进行ECO更新.这样子PCB上面的元件就有相应元器件的值了.
作者: zhanghe6340416    时间: 2008-12-22 21:34
标题: 回复 17# 的帖子
兄弟，不要偷懒啊。那个走出来的东西根本不能用的。。( E5 u9 s& z# X  a8 U
你装好的PADS后，里面有个PADS Router。。这个里面有个自动走线。不过要先设置好走线规则。
作者: sujd_01    时间: 2008-12-23 12:11
标题: 请教楼主
我在处理DDR的时候，由于是用ORCAD生成的，所以在pin pair中有一些不能满足要求，例如：  b7 d  B1 _  ^( z/ i
               | DDR IC1 |
8 t( z: O" Q, C* Z/ Z/ Msource(ADD0)-->  | DDR IC2 |     Pull up(1.25V)% S' m, i" |2 r7 E) G
                          | DDR IC3 |
% g+ J* ^0 f* k% J                          | DDR IC4 |6 k; x! F$ ^* R. }
即：ADD0上拉，ADD0至DDR IC 1/2/3/4等长，但是在Pin pair中出现的是：ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v.是不是我必须得到ECO下一个个的更改 Pin pair呢？着急啊
作者: sujd_01    时间: 2008-12-23 12:15
标题: 求高手帮忙
我在处理DDR的时候，由于是用ORCAD生成的，所以在pin pair中有一些不能满足要求，例如：: K! y0 h- S$ ?% e) m$ w" ]
                 | DDR IC1 |
' J$ o. P' i, h% M* ?3 ?% ksource(ADD0)-->  | DDR IC2 |     Pull up(1.25V)( v0 x+ [  l7 ]# ~! h! }8 r
                          | DDR IC3 |' \$ T+ S8 K" E& m1 r
                          | DDR IC4 |7 M" E: A6 S6 M! _- O7 K) @
即：ADD0上拉，ADD0至DDR IC 1/2/3/4等长，但是在Pin pair中出现的是：ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v.是不是我必须得到ECO下一个个的更改 Pin pair呢？即改成：ADD0-->DDR IC1   ADD0-->DDR IC2   ADD0-->DDR IC3   ADD0-->DDR IC4  ADD0-->+1.25V,然后设定布线规则。着急啊8 J, j- M5 b2 ?* R: D

" Y: ?1 l# ?0 v5 A. ~: W( ^回复:3 e) z1 U. x2 Y& ]
你的pin pair有点怪,你能否将这部份的原理图截图上来呢／- q: m& c- N7 c& l# ]% T: ~% l( m
2 z  q5 _5 u1 S! I! g& {. r+ t% x
如果你的网表就是ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v,
6 u. G& A) F- y# m
- S. q6 j* N2 F) C( B7 t  p是不允许改ECO的,那样会改变了整个的连接关系.& n) n* A% F+ D

- Z' r) |. k: H, _! U  d6 }建议你把这部份的图纸发图上来.- x$ g- e) G/ _' S
9 \, P: x8 y( A9 N* L) ~& O' [: J2 h
[ 本帖最后由 jimmy 于 2008-12-23 21:04 编辑 ]
作者: beancurd    时间: 2008-12-23 15:00
楼主能否把自己学习pads的过程说一下或者谈一下学习方法、步骤、建议等，好让我们初学者受用。1 ^- {8 n( A) {) F, i

& l: q1 u9 x% j: T& u回复:
3 ~+ h  g3 J* G! B0 B7 _
" \4 r- J2 c3 _先看教程,然后跟着教程操作一次.
8 U' ]2 P0 L, K; e
9 G5 l* N/ G# f9 H2 k6 L最好找个完整的图纸,从建库到绘制原理图到PCB设计,最后出gerber.. Q8 h8 F2 _4 B6 X' O

7 K. w6 l: _1 a9 ^6 E整个流程跑一次,中间有任何问题记录下来,然后根据教程来找出解决方法,7 Z' `8 J$ h# W  e" e! E+ m8 m- v

( N- ]2 k2 r$ t3 h- o( v1 [4 s还可以请教高手.
& z6 x, _& X+ d! j  j! V$ K- l
然后再进行总结.
; k; U( B4 P: v. [8 q& @
+ K& c: h: L$ t' [2 Y% P. z6 P建议:多画板,多总结.6 T# j/ }2 l9 z+ r% \! {3 [) U
& x0 N8 G7 K( ^: I$ {0 Q
& N( ?. f/ p) A. s- _
, C1 ^  u+ U' c" x/ Q* c0 E, l

9 r6 R2 K5 S7 j( a- H. b% {[ 本帖最后由 jimmy 于 2008-12-27 21:30 编辑 ]
作者: jeremy    时间: 2008-12-24 14:09
各说各的，感觉好乱哦～～
作者: kevin516    时间: 2008-12-24 14:09
请问用pads2005给电源层铺铜的时候，如果电源和地选的是CAM平面，可不可以自定义铺铜的面积大小啊？就是想让板子靠近边框的地方不铺铜可以么？应该如何操作啊？
# l! e1 b" y* r. S# R$ t/ M" c
# T3 v' V; q9 ?5 Q+ r( E4 l; M答:用line画出一条隔离带就行了.如下图: I6 z, a6 u- _  E+ Z6 J- |6 \- J

( _5 B( |% Q5 v
0 f) O. q) j% h[ 本帖最后由 jimmy 于 2008-12-24 20:39 编辑 ]
作者: wrd1986    时间: 2008-12-24 17:41
标题: PADS双面板
现在我拿到方案公司protel 99se的文件，因为我不会用protel 99se现在我把它转成ＰＡＤＳ文件了，但是有个问题现在弄不好，我现在想修改修改不了，是过孔过不了，其它的都是好的，现在ＰＡＤＳ里面我打开了有３层板．就是改不回两层．现在我都还不知道为什么！请个位高手指点指点．ＱＱ８７３３２６６０４/ U  c0 w# p) y' n: m1 b# O2 X
油箱wang.ruida@163.com5 @3 V# X4 a, K' t0 Z. f# K% F
谢谢！
0 Q) `" ^+ q/ A1 j/ E( U
/ l/ D* A+ Q0 ?# \/ N答:把第三层的信息包括过孔,线条等删掉就可以改回双面板了.( v7 M3 w# d! v4 D

  E0 G6 ]2 D, H7 i  i) o或者出gerber时不添加第三层就可以了
; V. z5 i( \2 i: _- s9 C9 _5 B8 e* \+ N6 Y
[ 本帖最后由 jimmy 于 2008-12-24 20:41 编辑 ]
作者: wrd1986    时间: 2008-12-24 17:44
修改铺铜区
作者: hanmy    时间: 2008-12-28 21:23
标题: pads logic 2005sp2 建元件库时 能用字母+数字命名pin number吗？
pads logic 2005sp2 建元件库时 能用字母+数字命名pin number吗？7 l2 R% L8 G9 a4 S
" g: j" a" r. x/ T2 U" M9 q
jimmy:可以.
3 w; ?; L3 v; @0 y* N4 b6 K& i) w. G) R+ z. ]
[ 本帖最后由 jimmy 于 2008-12-29 21:06 编辑 ]
作者: 中原一水    时间: 2008-12-28 23:38
请问做单面板元件库时
7 e' O0 x5 I( X6 ^3 M% j元件面的丝印和焊接面的丝印分别放在哪一层?
4 ^  I% U1 u! ^" c一些注解文字放在哪一层?! S, p7 a( Q* Q6 P9 H

$ ~' u2 I: W% C0 g0 J( Cjimmy:
7 W/ V, t3 a& @2 ^9 q 5 T( E6 u  B: R3 |8 g
丝印统一放在all layer层
. \) h# t& b+ S# l元件布局时,直接按F进行布局,丝印会根据你所放置的层而换层
# J3 G: Q0 M& W- ]
% [/ h% Z9 q, z0 ^' y& R3 m5 |注解文字指的是?# T5 \& X* b6 v1 y7 a3 J* p7 [
如果是板的编号或日期,可放在顶层丝印层.
! E( _/ J' P. a- G( l% b也可放在底层丝印层.不可放在顶层或底层,除非有特别要求.
2 A5 _- m- U" |) x6 E# ~( H
) g- i3 b( ^3 O" w$ C) S1 t& |[ 本帖最后由 jimmy 于 2008-12-29 21:09 编辑 ]
作者: 失败男    时间: 2009-1-1 12:30
本帖最后由 jimmy 于 2009-1-11 21:35 编辑
0 P) E/ }3 s( l7 [  x2 w6 g% D% H& I8 C3 k  |) d
小弟刚开始学PADS，布双面板，一般走线时，先不走地线，等所有的线都连通之后，再将两面覆铜，将覆铜的属性设置为GND，即可将大部分地线连通。/ K1 x+ d4 r$ p& W) o) J! l
5 p( \7 _4 J+ I' e% s/ d: G  O
这两天尝试用Router自动布线，发现每次执行自动布线后，系统会自动将地线也连通，连地线的过程中可能就多打了很多过孔，十分讨厌。因此请问有没有一种简便的方法，让Router自动布线时不处理GND网络(或某个特殊的网络)？ * o0 S  j( y2 t8 O7 |
& Q' _( i$ s: l' i2 u9 q. ]9 t
PS：我用的是PADS2007.2+ K" g$ \$ p- P! P- _7 }

9 Q/ l7 L( B% a1 h& sjimmy:
$ w3 a, c& I& Y ( D  {+ N- |9 o" |) a" P
可以先把GND网格先扇出过孔,进行保护.再对其他网络进行自动布线.0 M$ J, y) W- D5 E3 ^/ H) W# e

6 Q1 O- q0 k( c2 i如果你想很好的提高自己的布线水平,建议放弃自动布线.
作者: zalezou    时间: 2009-1-1 18:05
标题: Pads里怎么将多个焊盘和铜皮联合起来？
本帖最后由 jimmy 于 2009-1-11 21:36 编辑 # J. j( N! i) y5 Y
2 E! ], E' c  S( T2 N$ h3 M9 w
我怎么弄都只能将一个焊盘联合上去，另一个怎么也
. `! p- ?5 C4 G下载 (244.18 KB)/ g$ y+ g, N0 m1 [  Y& z$ k
半小时前
5 A7 D  S; x- B! y6 q) ~9 ^* h# ]" {1 Z
不行，求助！！！！中间那个焊盘我关联不起来啊
+ V: i, H/ V- Q' L2 G
5 n* o, G* n* j  z( G' p% h8 P2 ]  p: Q; T3 w5 O4 p
jimmy:
: p3 ~5 l$ o5 U / j3 S+ b# j0 J, n/ ^" S  l/ c
COPPER只能跟一个焊盘进行组合.
作者: fenqinyao    时间: 2009-1-2 21:02
本帖最后由 jimmy 于 2009-1-11 21:38 编辑
- E2 D! F/ l. r' E3 U
4 G1 `, ^) X* [' c1 F' w/ w3 D在BGA拉线出来的时候,假如BGA球间距为24mil时，PAD为13时，我用4/4拉线出来,会出现很多的安全间距问题,在PADS里还没有想到很好的解决方案,只能通过将焊盘改小一点或者走完线后将间距改小一点来解决,不知楼主有什么好的解决方法
0 v/ k3 B- N( j3 |& v6 J
* {& p/ A+ e* W7 I  Vjimmy:$ r5 P" \* I$ L' x2 f, ^7 s
- {- m: ~  X" O' Q
不知道你的安全间距值设置为多少?如果你是用4/4拉线,将间距改为4mil就可以了.
作者: 中原一水    时间: 2009-1-4 11:57
本帖最后由 jimmy 于 2009-1-11 21:40 编辑
$ R2 t0 K. e- E- ?6 G
请问做单面板元件库时
( ~4 s9 Z- n9 d0 E# U$ U元件面的丝印和焊接面的丝印分别放在哪一层?5 W( S0 X2 s/ C0 i1 u) p/ N& X
一些注解文字放在哪一层?/ W7 i# @/ ~* v/ {# z

3 ^- I- p/ [- _$ ajimmy:
* N2 h7 x% n; f" v" T) I
' t: r# j' s9 F4 D$ c5 ^3 d/ @, I8 M丝印统一放在all layer层; o% e, g- P% r, M: Z
元件布局时,直接按F进行布局,丝印会根据你所放置的层而换层
; V' C. E1 i$ n' Q+ ?3 p3 x$ V6 `! s5 D9 k* o9 I# p) @; o
注解文字指的 ...
% G5 ]* ~4 F) ^$ H, y; p3 }" P中原一水 发表于 2008-12-28 23:38

% s8 }0 ^, B; X
  _. C. @- s7 {谢谢!
1 ?7 J3 B9 R4 L因为是单面板,所以同一个元件在顶层和底层都需要丝印,已经搞清楚了
% B% }/ \) S7 L8 t  R用2D线做在顶层和底层,或顶层丝印和底层丝印都可以
. z% _8 S& _* c0 D9 O& q出片时需要注意就可以了0 F7 R0 T/ Z, r9 A% E. g
文字一定要在丝印层,不然很麻烦.2 m# k4 c. {$ `2 y$ }* @+ c, w4 c2 ~

7 I* d8 @, J& c5 Fjimmy:  E4 v4 p( j; R6 ~, x$ k
& F% R8 k  \7 |/ `- b! T. B1 j
那就统一在顶层丝印层和底层丝印层再用2D线再画多一次元件丝印就行了.5 ?- Q2 _& y3 \2 i
6 i. y3 S( e" h9 u, |9 k1 L
不过下次用这些元件画双面板或多层板时,要注意一下丝印.
作者: conanyl    时间: 2009-1-5 20:53
本帖最后由 jimmy 于 2009-1-11 21:41 编辑 ' F/ h- [. P7 m

1 e0 S- M  |5 y$ G请问在PADS Logic中如何将VCC的端点形状变成T形的啊?谢谢4 ^8 _! g. ?4 L" l7 W7 j7 ?
2 @5 H, n2 E# Z, l; k3 v# }" ?
jimmy:6 m& Z! `$ n' G, E+ u
& {, G7 v- p# M% P  n# \
请发图上来.
作者: pads-2008    时间: 2009-1-6 00:44
本帖最后由 jimmy 于 2009-1-11 21:43 编辑
" k5 V: q7 g" ?, Q; Q
0 x9 Y! p1 O: F" r楼主！你好！- ?/ g: Y+ Y6 P& |3 ^4 g5 o
你有PADS2007电路仿真教程吗！
$ E9 T+ s5 w% h8 {. i7 k不是HyperLynx7  |  ^, l* V- |4 h7 w2 G2 O
而是DxDesigner“听说它能仿真电路原理！”1 \" E# t6 O$ ?. f4 Q

9 D, a, F- H$ K) o& _9 Y0 H9 o# u- c, M1 U) S* T8 F
jimmy:
- G1 \. L5 f" y1 m' i) {  F2 \' K $ S7 |6 \3 v' S9 y2 c, d
我没有DxDesigner的资料.% R1 c. G* u' d4 f3 |
2 V1 ?: g/ V- r# v. Y! I
建议你联系比思电子(PADS的华南地区代理商).
作者: hhogull    时间: 2009-1-14 16:02
本帖最后由 jimmy 于 2009-1-14 22:09 编辑 1 K9 J' r0 N9 F& g. |( q, ]
5 k6 z/ e+ H7 w; _; u% q
楼主,我是初学者,发个POWER PCB的视频吧7 {; {1 U. H( z1 H9 F; b9 B. Y

/ P; F3 w4 ^, ^3 ~' }9 Mjimmy:' C9 n( i) ~9 a' d
6 C+ w, M, Y% d4 y/ x8 p" @% @
你很懒！
# U2 O% Y3 ^+ n; L9 _) Q/ PPOWERPCB视频教程下载：https://www.eda365.com/thread-874-1-1.html
作者: beancurd    时间: 2009-1-17 00:36
本帖最后由 jimmy 于 2009-1-17 22:13 编辑 : |# {7 H  F) Z$ n' V
1 n# B8 v0 }* `3 [& Z
我想问一下PADS 2007自带的preview.pcb的例子里，电源线、地线是怎么布的，整块板先从哪开始布线比较好？+ h% F: y- v- m1 H( X7 ]

# H% i2 J5 `$ a5 L% @jimmy:8 Q% I4 n7 @6 b4 h: L  J! C  C# s
6 I0 Y1 t  _* ?5 Z
用的是平面层和混合分割层,将地做为一个CAM平面,相关的GND网络通过VIA与内层的GND平面相连3 F( Z9 m- X. V2 I5 G& b5 T% v

$ X: G1 s% l, n& R电源在混合分割层进行分割.. M5 s- @( Y! e& z4 W; E6 T- G

5 ?  P% ~- [) J$ V& Kpreview.pcb这个板是自动布线走出来的效果.
! [. s4 t  {; j2 s1 w/ Y$ y  v7 W' m3 ]& `2 A9 R9 a
如果是手工布线的话,先从IC这部份开始布线.
作者: my12005    时间: 2009-1-18 19:22
本帖最后由 jimmy 于 2009-2-13 08:48 编辑
1 Q- x1 V, Z: k5 _7 j# c6 t9 y$ U2 L. U9 Z7 P
本人有群，都来加吧，不过要注明PCBLAYOUT
作者: 青虫    时间: 2009-1-22 17:34
本帖最后由 jimmy 于 2009-1-22 18:22 编辑
8 s& Z; E* P- k" d( o7 l# E4 O4 x. o5 J' {) J
我在用ROUTER的时候发现一个问题。ROUTER只能按照飞线的指示来走线，这一点不如LAYOUT灵活。
& I6 @) r$ T5 e9 v那种飞线只能指示连通性，对于电路性能，有时候需要在飞线内部之间改变彼此连接。
+ D  H+ f" [3 _
' C6 L! s9 r  l3 ~0 X/ |请教：这个问题是设置有问题还是因为本身软件就没这个功能？
# }( V6 l8 @# p6 P
. E& t% C2 k3 P/ [5 @, C! O3 @jimmy:( L$ W5 }" B8 \& j8 a/ j7 p
2 V5 \+ F5 H3 r! K" y) `) y" p
在router里面布线是依据飞线（鼠线）的连接先后顺序来布线的。2 Y% A$ K( a" B0 _. q9 ?6 K
本身软件的问题。2 a' g, b& U1 A% k- K

  e+ D* U! k, _+ f! R1 D; Z这有它的好处也有不好的地方，不好的就如你所说。! c  A# W( D5 [; @9 R1 I
' E6 A) p; Q2 g) C9 s
好处在于做拓朴连接时比较有优势。等长线不会乱跑，会依据你的飞线先后顺序来连接。
作者: kljy911    时间: 2009-2-1 15:56
本帖最后由 jimmy 于 2009-2-2 16:06 编辑 4 _8 q5 O7 p2 \% X5 X

$ K1 [) i- b* \$ u! F提问:9 ?2 B* X( \. i' _+ Z
1、在PADS中焊盘的阻焊层和助焊层怎么在设计过程出显示其性质？？？能否单独设置其值？？？如能设置推荐值设多少？？？
4 \& O) m2 x! Z0 B2、LZ在上面提到，不开DRP走线，依靠设计和显示GIRD走，对于不同模块电路或者不同间距的器件分别设置再走线？？？有无推荐？？？
$ `1 ^5 i2 Q) c8 z. J0 x" y; w9 S# S+ i) [
jimmy:9 ]" C6 B. c$ o

4 H) }# y( r9 m. b3 z7 [A1、
/ I+ Z3 x- B0 R
6 F9 \' P5 p$ x. ~可以在制作元件的封装时在PADSTACK属性中添加mask或paste的值，一般4-16mil均可（视PCB布局的密度而定，我常设置10mil)+ y1 o! Z$ Q! j- O8 w

) a4 O9 }" A! Q) f( q0 D. w  [' U2 H也可以在出gerber时，在Over(under)size Pads BY  ) ，里面填入你要加大阻焊的值，如10
" u7 c4 L) k) {* B' ~# Y
( D, s% o0 x1 B+ s3 Z  g7 c" _
5 W, y' Z( L1 w( V3 k2 i. OA2、比如4/8,5/10,6/12 ,25/50前面为设计栅格，后面为显示栅格。主要看芯片脚之间的间距而定。
作者: whipple    时间: 2009-2-3 15:16
本帖最后由 jimmy 于 2009-2-3 22:23 编辑 & W/ z6 Y' J* Q1 Q
: |$ y8 D3 b+ h! g# r1 X2 }
楼主  我是个新手 在分割电源层是遇到点问题 我要把电源层分成两部分 中间那部分是我分好的1.4V其他区域作为3.3 但我却分不了5 T) b) @8 `3 F" V
总是提示错误
图
6 J/ X- q( F0 b- ?/ X" C8 e5 e
0 P' y; v, ?4 L9 }$ V
具体我应该怎样分割呢？ 先谢谢了  : A/ N& R/ w( r
' O- X1 d9 j& H+ S3 `+ k
还有问下 楼主 你的分群号是多少
3 }- z- S5 P3 J, P/ [. D- P4 a
$ \. f5 ]9 m8 X& {  ?
8 C  u& q) U1 m! ]jimmy:; [% t3 a" [5 @5 J
' r0 V2 A9 `# h0 I( t, h
分两种情况：
$ l& J- c  i. w' m, e8 j" ?第一种，你将电源层的层属性设置为no plane或混合分割层（正片），然后在PCB中电源层将各区域的电源进行分割，先将中间部分进行画plane外框，然后灌铜优先性设为0，再沿着板四周画一个大的plane灌铜外框（3.3v),将此外框的优先性设为1，然后灌铜就行了。
2 K5 T4 D7 |) N9 u: }5 r  g（家里老爷机没有装PADS，所以无法给你图示）
6 ^/ [, P1 E8 h; L  ~9 F # V. e! L& u, c: ~. r% m+ D
第二种，CAM Plane(负片），在电源层用2D线画好分割线就行了。如下图：
' o( g0 o* [9 J6 M- `) B 6 j( s) O& t# R# S, j4 g4 n' ~
! d8 E" I7 I" `1 D
6 L* }4 N4 S2 r( A( W2 p. g, h
QQ群号：19421245（注明EDA365）限EDA365用户加入/
作者: beancurd    时间: 2009-2-4 00:31
本帖最后由 jimmy 于 2009-2-4 09:06 编辑
; [3 e8 X) s9 R% C8 E- h4 B& ]; @! V: s) B) |
我想问一下，是不是封装是DIP的原件的焊盘都要增加第25层？还有就是pads2007自带到preview.pcb的电源和地是如何铺的？/ @; ~% F" t, l' _# H

) \  {6 A' e& ?/ H( q( _# ^jimmy:* e3 j5 L# @3 H% F

7 d( D; [/ u: o8 Q关于DIP元件增加25层的原因，请参照我之前发表过的贴子：https://www.eda365.com/viewthread.php?tid=3336&highlight=%2Bjimmy8 e4 r" o" z8 P7 l3 f3 A" F, s9 T
8 B" J5 w  Y0 V) r8 G+ `2 W3 U% Y
preview.pcb是四层板（TOP-GND-POWER-BOTTOM），其中GND层是CAM PLANE（负片平面层），在层属性中（set up->layer definition),在assign net对话框中将GND网络添加进来。设计时只需将GND网络的焊盘扇出via就可以的。. T! v( I/ K5 |' ?/ q/ ?' H- n/ k

5 [% f) M' g" B其中POWER层是SPLIT/MIXED（正片分割平面层），在assign net对话框中将+5V，+12V添加进来。设计时在各自的电源区域用plane area命令进行电源的分割（确认此命令在电源层的界面下进行），然后给分割区域指定网络如+5V或+12v.然后灌铜就可以实现了。
, @4 d& M! t, U! P. e: v
% s" w" @. @6 r; c# M如有不理解的，请加入QQ群交流！
作者: whipple    时间: 2009-2-4 09:14
本帖最后由 jimmy 于 2009-2-4 10:52 编辑 0 W8 b  V. H# P, Q9 l' Z1 M7 b+ ?7 J

" J) F8 F8 N4 D谢谢 楼主  问题已经解决 以后还的向楼主多多请教0 _! r# t* o8 D5 }: ?: T) P- }

' L  C, R- D3 Y9 q" n7 }4 |/ `  Ijimmy:
/ Y! }' Q( v2 ^. |" X  ~
$ R+ Z# O9 d) y9 c$ T# d互相学习！共同进步！
作者: 芯儿    时间: 2009-2-4 16:48
本帖最后由 jimmy 于 2009-2-4 16:58 编辑 : T( J2 ]2 Z' ^8 z! q4 s
/ }9 ?' ?$ ?2 g& F5 M
支持楼主开个QQ群！
) I# H- g- A. c6 u8 y: i9 S5 k% i2 y- i1 F7 \  l
jimmy:
5 V( C( V; h5 U% C; F' g; s$ X
9 X: t. _9 ?* c) i已有主群：28326856和分群：19421245，# X: p, {4 p& W; H/ _" [

8 j2 O3 m4 }) B3 f, Z目前主群人数已满，均是EDA365资深会员。; V4 P* |+ m" |; T0 |

+ x& q0 ~' _0 {5 K请新会员加入分群，注明EDA365。
' S) c  u! X. j) S; z! f6 W7 ]
作者: Ziper_EDA    时间: 2009-2-9 08:31
本帖最后由 jimmy 于 2009-2-9 08:40 编辑
$ z! Q3 U& k7 J. `( G- G2 g+ p7 ?& ]% o
请教LZ：$ z) Y9 ]: ?; q3 {4 N2 y- y+ p+ J
我有一个接口滤波板，大部份都是插件元件，贴片元件只有十几个。) i! ?3 T) b8 I" W% P. x+ w
线路连接也比较简单，考虑用四层板，不知道LZ有什么好的建议？
, m% A: o6 X9 n7 h1 |# D板上只有一个小电源，用两个地网络：PGND，GND。8 L& L0 w( F1 O+ U

, _2 S( ?; ~9 k  G- q8 q% Z/ `; A# O# V9 \
jimmy:8 v* h8 M  m7 w7 l4 t5 v/ r9 p9 ]

0 X5 N: ?" C# r) ?如果只有一个小电源，所以也就不存在电源平面阻抗问题了。% }; e1 G! Q6 B$ A9 g
. p/ j  M  A* x$ A
由于贴片元件少，可以考虑单面布局，若表层做平面层，内层走线，参考平面的完整性基本得到保证。$ D2 U+ B% s( C' N& }

/ s7 D  [  m( ]( P5 I# {" S) p而且第二层可灌铜保证少量表层走线的参考平面。
% e+ H2 q6 }! E" \( |: \# k / y! M% _- z9 c' x; K& }
因为是接口板，要注意PCB布线的幅射，如果把表层做为地平面GND，PGND，走线可以得到很好的屏蔽效果，
5 c( a( t+ |& k% ]" g # r& m+ u+ n. M( }0 \3 p7 I
传输线的辐射也可得到控制。（参考信号完整性分析）4 m2 ~( t' o! |) j& z0 i

( G4 K! ?3 n- u7 p* T建议采用此种叠层方案：GND，S1，S2，PGND。
作者: wellhope    时间: 2009-2-9 20:38
本帖最后由 jimmy 于 2009-2-9 21:14 编辑 9 ^3 I. h- y) k2 S- U8 ]) j
& I) c( D" q. x+ [: X! `* E8 [: P
版主，你好，我用PADSPOWER做好的元件库，可加到PADS2007里面，见不到元件库名。后把元件库后缀名改成PADS2007的后缀名，看见了我做的元件库名，可元件库里面没有显示元件。请教怎样解决？谢谢！（这个元件库用在PADS2005是正常的）。' |: g) Z/ O- l2 X1 F

7 O( d% g2 k2 O' |3 b
3 z" ~. m: I/ ujimmy:
* d, A, X9 U! i# r, N3 U* C! e ; T7 X) {4 x, q: s+ h: y
要用pads2007自带的库转换程序进行转换后方可用。4 S3 E5 u7 K& z% R" x% {" ?' b$ p

' D3 t: d0 q+ i) n“开始”-->PADS2007-->LIBRARY convert
作者: ivy    时间: 2009-2-10 14:32
本帖最后由 jimmy 于 2009-2-11 21:22 编辑
0 K  E* p; w& w8 T& \! s1 e9 j8 t, M7 f# I
在PADS中怎样样丝印图啊
7 N% ]( C$ g9 P, N7 T
9 k  J' E/ ~1 ?1 }2 ?jimmy:
2 V& I0 T- c) [" N+ X
4 K9 r& d% @8 z. _9 N" v: d不明白你说的意思。
作者: routon    时间: 2009-2-10 16:36
本帖最后由 jimmy 于 2010-5-6 13:21 编辑
+ u% O- u) u  B' Q+ ]+ N$ Y5 w5 N
7 M* c! f2 L" w0 ^6 E- e/ g) w你好，请问在HDI盲埋孔板中（6层或者8层）如何设置叠层结构？通常的做法是1+C+1的1阶盲埋孔方式，但这样安排产生的问题是第二层必须是走线层，否则就没有优势。有没有直接从第一层打到第三层的盲孔这种做法？工艺、可靠性方面能保证吗？（孔径和1阶的孔径一样，因为想保证第二层（地平面）的完整性）。谢谢。9 W% F( K( A. M
7 b9 r# R! i6 f" c; X
jimmy:
7 R8 Z& }" R$ m  I, H$ [/ c
( |, d2 `: B5 V推荐常用的叠层方案如下：
9 D3 ^; G: N* W9 }' l
! L' X& f/ ]5 A- ?2 }1 p* M六层：1-2，2-5，5-6，1-6# J) D7 w: k4 }, H. ]1 Z5 B) i

  f9 V# W3 _. v7 w: R9 @4 b1 n八层：1-2，2-7，7-8，1-83 x! _7 l' J& v2 w# r5 q$ {
$ \5 B* U# _# h0 J
以上两种为手机HDI常用叠层方案，价格最划算。, o1 R  ]9 M/ p% j* i1 D) P& o/ v
0 |5 o% f/ O" V- o3 m1 g$ u
嗯，我们现在也是这样做的，但是顶层和第二层的走线就没有屏蔽层了，会不会存在向板外辐射的情形？# J- s9 C3 D  [, X) m

* r1 r$ R, K$ k, ^: k/ T; w6 V; b7 ejimmy:: W5 _- N) I6 f) }% [
1 f! D" H. x0 q6 Q1 [. f/ B
所以会有屏蔽罩
作者: caoxing    时间: 2009-2-11 15:17
本帖最后由 jimmy 于 2009-2-11 21:11 编辑
' g$ t5 ^, u/ q# @/ ~4 ^
9 ?, O# q7 y- `7 r- Y我想请问楼主，在布4层板的时候电源层和地层是如何和信号层相连的啊？比如说贴片ic的引脚GND是通过过孔与地层相连的吗，还是怎么弄的，我看见有些板子在电源层和地层都有走线，对电源层和地层有那些处理啊？2 H1 d% V& @% T& }
望楼主指教！
( ]* V3 M) U  T% P0 J
& A2 w1 F+ ~, H0 xjimmy:( Q4 U2 E9 I! v5 l; m9 c. b: H9 t% u

5 W0 r, j$ a6 X) r! m, k放在TOP层或bottom层的元件通过打via到内层与电源层和地层相连。
& L  s. S  j0 @" J( ]3 y ! i" g0 I: W8 R9 f3 Z# c# g
有些产品因为对成本考虑比较多，所以在不增加板层的情况下，在电源层和地层都进行走线，此种情况是万不得已的。, d7 U/ I5 R$ T0 ?; ]  V
8 f/ l, u* }! i! x: Q
对电源层和地层的处理，我们最好是把这两层做为平面层，可以起到很好的屏蔽效果。
作者: tianpeng    时间: 2009-2-11 15:45
本帖最后由 jimmy 于 2009-2-11 21:21 编辑
( K( o! o' G1 r9 t- A' F8 ~- y: ?+ p1 V0 H: j: V7 p6 ?- \; p& |
1# jimmy
0 G9 ^* a8 T  X; D4 D9 C: d9 \+ A5 X! J1 g0 S; c
PADS如何才能很好很快的布好局?    有什么方法吗?# u5 v8 o3 M5 k( }4 ^; r- x" d
还有我的PADS里面的查错和布铜功能不知道跑哪去了, 找不到了, 怎么弄啊?
  _2 l* U7 V9 ?+ M& c. i) O     本人是初学者, 希望找到好老师!
" g. N5 Q* M2 l) B, S/ K4 I/ L( c; K' m+ T, I7 i9 S' K
jimmy:! n4 C  [4 A$ v0 l  s/ [9 i
5 `! q9 \: G8 R
布局的速度取决于你对电路的理解还有对pads软件熟练程度，' X5 y: w7 z: _9 N$ x( x9 o

  i3 Q: b* @3 M7 J( l5 V* s没有快捷的方法，只有多练，多学习，多总结。
+ a( m! u+ j4 |" A, c 5 T! c& c8 z6 \2 k* v
查错是：tools->verify design
2 |3 U9 m6 ?6 f6 q8 S, S0 f2 R2 D : N# `/ v7 t$ @
不知道你说的布铜是灌铜还是什么意思？; k/ r. X" x+ U4 i

5 w0 c2 e; D+ L# L2 H# X这些命令你查阅PADS的相关教程，相到工具栏相应的命令就可以画铜了。
作者: routon    时间: 2009-2-12 15:05
先将中间部分进行画plane外框，然后灌铜优先性设为0，再沿着板四周画一个大的plane灌铜外框（3.3v),将此外框的优先性设为1，然后灌铜就行了。

% T' ~* Z' r. K* a! h如何设置灌铜的优先性？
作者: jimmy    时间: 2009-2-12 15:12
原则上最好在元件面的第二层或倒数第二层设为GND。$ N6 Z2 U/ Z4 u6 b( H  ^
0 U' U5 S, O! K3 B0 O, C
按照100#routon的叠层方案，可以折衷在S1和TOP层进行GND的灌铜，并通过via（2-5埋孔）与GND平面连接。: x4 L4 A, F. w, w( W# n/ Z

- k% f+ y7 S1 y8 _6 S5 U0 `2 g# lS1和TOP层也要多打GND 的via,以便良好的连接到GND平面层，也可以起到很好的屏蔽效果。



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