EDA365电子工程师网

标题: ★★★ 大家一起学PADS （一）★★★......【有问必答贴】 [打印本页]
作者: jimmy    时间: 2008-9-22 21:52
标题: ★★★ 大家一起学PADS （一）★★★......【有问必答贴】
本帖最后由 jimmy 于 2014-9-9 11:44 编辑 6 ?- b4 Q; c# M% h  T
% O1 r* A7 o" Y! t* n' z* U" Y
大家一起学pads!
- R  f. n0 H1 ?( i8 p% y
! U! e+ {, k1 X& r- Q: F/ ]- R9 }互相学习，取长补短！
+ m: J  s6 t2 k" B6 S3 N8 y3 W/ x9 M: Z, K# [3 ~
大家对PADS软件使用有不明白的地方或有什么心得体会，
5 p% W& D8 d: k+ z, T  x" l$ ^
; t1 X" j2 j) }: x本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)# P& T& u* O8 a* p- S! _4 f7 J+ e
+ f9 q" u  u: ]6 j6 }+ `

3 E( l& s9 p$ e. C; `4 J欢迎跟贴！有问必答!. E& D, {; n! O6 Y& Q8 Z9 I3 V
2 U; e0 U5 m+ J. e% n
' i! l0 `& w4 b$ Y  e7 h
% ^- g: B4 c0 T/ U6 @: j9 x
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
- b) Z' J% \& o, k( h# W8 x+ y; H
0 O! n0 g# e+ {! @% Y  X3 |3 w* T, B, ~) n7 z# g
由于此贴已过有效期，特开新贴：
8 U4 T5 W) s/ m2 }9 K. f: h, l  w7 Q, m/ z$ ~
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
! J* `* Y4 d  v0 V; T& ghttps://www.eda365.com/forum.php? ... 63&fromuid=1147, p: Y+ K% _$ g8 d3 W* y( }; D
% q) Z# W1 E( J$ v2 g
作者: weirong    时间: 2008-9-22 23:36
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊/ R8 \6 Y- Q# F5 X9 p9 k3 g, ?
4 o* y. s0 F3 s9 n. h& B4 v
jimmy:
: |" E! v" P' M ) X" e$ z; _! F
这种修改起来很费时间。
/ O9 b* T- ?) v* F6 a/ X" V1 g+ l% \6 {; r) t  p  W0 n6 l! H/ d
主要跟你的走线习惯有很大的关系。
! l6 k' d7 h1 o4 e& S1 @, I2 a- i! [+ P2 w1 w/ g# k' E
我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
9 B0 `. u! m9 X( J5 t
+ z2 x7 Z! h  e  `) {4 \) E如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,+ ~" s# {) X+ r& d1 `( S

) x1 M: j( p; V3 y8 o' j7 R0 t' g: _灌铜后将之删去。
9 S, H- x1 o4 D5 x( ?( p
/ G$ K8 N& K  [% q% N1 S+ Q$ q[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]
作者: jimmy    时间: 2008-9-23 20:19
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
5 c: j# t& u+ u
0 P6 r9 m3 a, f这种修改起来很费时间。
0 E7 \; s/ I0 E  A: E" j. A$ J* D8 W. D- n
主要跟你的走线习惯有很大的关系。
9 b" \9 p: r, M, O% e8 V, c* p
/ f& N5 Z: n5 A6 u- \2 x我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
8 q2 ?4 {) i$ E
/ B( p2 D, E1 [/ W如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
2 N" w5 I1 b4 {' t/ }1 s! f+ x# r
灌铜后将之删去。
作者: hunzi22    时间: 2008-9-23 21:43
那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？/ N$ v4 h$ B8 H# Q/ B
我是菜鸟，希望楼主耐心指教+ }) Z6 S& B) s, t: i+ T" b

5 F. Q3 e. ]9 A: Y: ~6 [' ?jimmy:$ T: R1 M! T: ]) {3 }4 M* |* P% A
! g: c' z/ ]3 V: J' Y
比如创建元件,丝印外框统一做在all layer* s  ^' G% V" c0 c  m
" i( Y- k' \2 k
2d线宽不低于5mil0 |& p: D& `+ B# g: b  z& d
. o7 {( q- t0 \2 }, o! f
TEXT等信息不添加在TOP或BOTTOM层1 ?9 `! A& w! F( V4 b

6 E/ H2 \/ t3 C$ R) l! ?, G等等...
) J4 r$ N# Y7 H/ C6 @  X8 w/ M& M) ^% T. n4 b
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]
作者: hyd2679    时间: 2008-9-23 22:10
标题: 这种情况怎么处理啊
作者: hanicesnow    时间: 2008-9-24 14:53
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
% l( s9 f  @- r; Z+ f8 j: |5 }原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
/ `# Q+ r% e/ p# {: g' h: ]错误如下:
" a: N4 t9 |1 o. S( z( D  }" l  Y1 j+ HMixing nets EGND CN2 1 FMI CN2 19 x9 ?7 L! g0 {3 ^2 M
CN2.1 LA4.2 TP42.1 RF2.2
9 @/ B( O5 Z1 E; v8 z: x; q*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
% c2 i0 l2 k' n0 O1 \Mixing nets FMINT CF6 1 FMI RF2 1
/ o! g  N$ C3 u4 m- P. h- t" v% ]1 qLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
* g5 W* W- C  W( x- _9 G! j3 [Warning: deleting signal EGND
! i; I5 m5 w' J6 M6 V+ }9 m**INPUT WARNINGS FOUND**
作者: amwu_1984    时间: 2008-9-26 04:39
楼主开个QQ群吧
作者: maple    时间: 2008-9-26 08:34
请问画PCB时，自建封装有哪些好处。9 z8 c1 d7 r0 b7 p. F: Q; _/ T
因为我平时工作中都是直接用PCB图直接保存封装。
作者: 思齐    时间: 2008-9-26 10:59
钻孔对问题
+ g' L! h# U9 `7 R看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
  l$ d' {8 K1 R; }9 y, y: {还有个“地”的问题
: c6 M2 u' L# A+ b& R! `1 U手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
: X' g0 p$ \. c/ z8 K2 s5 V* {TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom# c- i- B* ]" s( {) y" {8 `
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)$ L$ ^* T. y4 T( q4 Z
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
作者: loveineda    时间: 2008-10-10 13:18
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！$ K; v! b# l2 B9 ^
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接' z8 J: r& f# F2 ]4 ?
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG
作者: maozhiqiang    时间: 2008-10-22 15:02
Value值显示问题
7 u2 y4 v" m* f7 `& B. `( {( _2 D最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
) \4 O6 c1 N; L% p+ d# ?$ H我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；# ^( K% h8 D9 l. X; g# I7 G& i+ [3 y+ f
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，& b; e# k* f9 g8 y1 f
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时- ?) X) ]/ `% w6 @
只好手工添加了，希望各位能提供好的办法，谢谢！
作者: 古域清流    时间: 2008-10-22 20:07
标题: LOGIC 的问题
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:+ W& j" E* T! f) E
pin discrepency    decal gate<1>for gate number#<1>   
! F8 u! q/ U% k' f' e还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.* ^; m* a% ]1 R* b
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!
作者: mdwct    时间: 2008-10-22 20:15
原帖由 古域清流 于 2008-10-22 20:07 发表 8 {) N1 I3 Y! I+ o1 b
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:7 H% u( a8 V- Z' a& B
pin discrepency    decal gatefor gate number#   
8 h6 Y9 w; ?4 e- f* Q5 \& s还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

8 }$ e+ P; |: g
+ `3 w+ y% m. M, bplease uncheck8 e' |% q3 A: l. o# A9 v
allow floating connections
作者: tklin    时间: 2008-10-23 01:17
对思齐:8 t- P, {  j$ v9 ~
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
! v' l+ r6 Z- {9 xreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!3 n  d3 x4 h! b9 @6 j

+ r+ }1 d7 V1 I+ q2.! C5 r! @! o% Y* F; ]5 R
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：# m$ I; a  f) z- @3 U" o
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？5 h: p; s5 k  z4 E1 t% n* |4 u, t
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好
作者: maozhiqiang    时间: 2008-10-27 15:58
求助:网表问题
  u, J+ D7 H0 Y# l重新装了下电脑结果,输出网表时提示      :
. `4 o6 A. j$ l9 i" uDesign Name: D:\资料\复件 FINAL.DSN
/ U: l+ \/ [1 s[FMT0012] Can't open first output file5 ]+ D4 @  G: f( u. ~2 d
#各位碰到过没有,帮忙啊,先谢谢拉!
7 C5 O; C" A3 N$ s3 Y
2 O: p- n$ t& h/ b$ O: F; j: W斑竹救命
作者: qisaiman    时间: 2008-10-27 20:33
标题: 封装转换问题
本帖最后由 jimmy 于 2009-1-22 18:25 编辑 " C$ ^) o& v5 f7 A
' ]* P( T5 U& `7 _
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
3 r/ u4 m; i: W
0 y, H+ V# t  C0 ?+ Rjimmy:
4 b% Y7 r3 `/ z
) F" V, M; l; S4 @. Y$ q元件库的外框设置在丝印层，你没有打开丝印层的color ,所以不可见。& l8 i# F0 Z! S7 u
. n0 f" [, E+ G
把相关层的color打开就OK了
作者: luobin123    时间: 2008-10-27 21:05
本帖最后由 jimmy 于 2009-2-4 09:08 编辑
4 \" Y/ A  R* y
, {# D# O( r& D: W* r) X问过简单的问题。。Layout中不是有自动布局和自动不线吗？
9 U3 h0 Z9 K6 D( N6 b但我没找到自动布线在啦。。麻烦版主指点12.。。  z5 k3 X% l. u  X
* r( }5 t% L4 x. k$ t- B& I
2 k2 ?- _9 E/ b, j; R  F
jimmy:& |  x) R: H3 P! f% u
4 F3 o6 ^9 N; p, n2 _$ a# _( C; I
在router软件里面进行。
作者: wangsong117    时间: 2008-10-28 08:53
标题: 回复 16#
封装转换问题
& |& `8 a# B. I1 o% Z用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。
! |/ y3 k# {( M3 Y2 n
5 r. }8 a7 ?; e4 _+ q8 w你封装外框所在层的颜色可能设置的是黑色,和底色一样,随意看不到~
+ B) o# U; Q. i' v* b( Q+ a" {改一下丝印层的颜色就可以看的到了吧~
作者: qisaiman    时间: 2008-10-28 12:19
标题: 回复 18# 的帖子
谢谢 我试试
作者: jimmy    时间: 2008-10-28 20:58
原帖由 hanicesnow 于 2008-9-24 14:53 发表 ! g( ~' N, x9 }$ N4 u4 `5 o
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
- S  m7 h. p2 Y+ A2 T1 u* ], f/ s# E原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

( U7 j! |4 q- K5 O1 S
) [6 H- W, l. n对ECO对比时还要选上UPDATE，这样就可以将PCB与原理图一一对应。6 R, l% L, g4 S+ V; R3 W4 \

, D) v: q0 K; }3 c9 t* Y) R, VEGND网络自己删除了是你在原理图上面没有进行连接。
作者: jimmy    时间: 2008-10-28 20:59
本帖最后由 jimmy 于 2009-2-8 12:09 编辑
& ]& k" N  ?4 N8 D, y
原帖由 hanicesnow 于 2008-9-24 14:53 发表 3 P5 @+ ~+ E# m* }5 q7 j
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
& o- g3 n- Z1 F原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗, ...

6 C2 b/ S4 N) R8 h! e2 D" N9 f  @7 S& e- V6 e5 L) f/ V7 N
在ECO对比的时候，要选上UPDATE。
" q/ K% Q( C3 R: f
! ]7 I: F# s5 E( v
7 _+ e* v) y' b% z. bEGND网络被删除是因为你在原理图没有连接此网络。
作者: jimmy    时间: 2008-10-28 21:01
标题: 回复 7# 的帖子
已有QQ群：28326856
作者: jimmy    时间: 2008-10-28 21:03
标题: 回复 8# 的帖子
自建封装方便管理，标准化。
作者: jimmy    时间: 2008-10-28 21:03
标题: 回复 4# 的帖子
多请教高手吧
% x# \/ z  }( W5 D3 d) b" v. D7 y- w- r  G; Q; e
好的设计习惯不是能用文字表达得清楚的。
  K, P$ H* R( `1 Z( e# @' {2 q6 k: K, O3 J( Q
就像好的生活习惯一样
作者: jimmy    时间: 2008-10-28 21:05
原帖由 思齐 于 2008-9-26 10:59 发表   N' ]$ z' k, E/ e0 r+ D6 _
钻孔对问题
# X0 ?0 m) K, v# `1 ?9 v, g看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
" f7 G/ X2 {6 ~: j! U2 ^还有个“地”的问题
; a# ^4 _1 F7 p) F  D* _手机中有模拟地和数字地，它们是布在同一层还有不 ...
% w5 w$ j) Q; ^; F3 r

0 d9 d# x# ]! P% `3 y2 ]% Z这是盲埋孔常识。相关的资料可到群共享下载（PADS手机盲埋孔设计资料）! u# Y3 t( R4 L( g7 \. k
8 i5 {% ]- q" i8 |- {6 m& h
模拟地与数字地分开，最后在单点接地这是老生常谈的经验，相关资料可在论坛上面找到。
作者: jimmy    时间: 2008-10-28 21:09
原帖由 loveineda 于 2008-10-10 13:18 发表 6 @. A, K  D+ ^  Y6 D
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！; ]  \3 ~% ]' W/ d0 ^! o& \' H
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接% g- B0 O; r- n9 D; @( Y2 N$ {
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...
! W4 R+ [: b" [" P" @' H

7 ?7 w+ x' h( x# I: _( [2 j8 b. C那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。9 {" f+ [. t% b% {* \* Z
3 B  ^) _' z+ c4 k  n. b+ ?2 B& q
我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。
作者: jimmy    时间: 2008-10-28 21:11
原帖由 maozhiqiang 于 2008-10-22 15:02 发表
5 l4 l4 Z( b3 e4 c/ LValue值显示问题
! t# A: x  ^3 z4 V5 `最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
- r# r8 i* r2 g  ^我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
+ f* e, I, r2 y, j6 V关键是我最开始导网表是没在后面 ...
; {6 R% B2 B  `7 P7 Y
  g, u& x/ a6 ~3 q; _! P- \
用ORCAD重新生成NET，再导入进行对比，更新是可以做到的。
作者: jimmy    时间: 2008-10-28 21:15
原帖由 古域清流 于 2008-10-22 20:07 发表 * I7 l; `7 _6 W1 M
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:# Q, a! l% f, d0 ?
pin discrepency    decal gatefor gate number#   " B6 Y$ B( o  H6 _8 v, \
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
  Q" s9 h4 P9 a
0 }8 M0 j; t8 ^
8 [. v. ^, v6 p
可以接地。画走线的时候按SHIRT+空格就可以了，TAB可以进行却换.; j- e8 m  a6 H% N) O6 }
' h6 t: U1 f- Y/ \, [% K; U
请用默认设置。
作者: jimmy    时间: 2008-10-28 21:17
原帖由 maozhiqiang 于 2008-10-27 15:58 发表
7 X2 i$ u: ~8 h$ {$ u$ k  q. Z求助:网表问题
  c- `( c( H9 |7 Z- h重新装了下电脑结果,输出网表时提示      : 4 v% O5 A- J5 ?5 s+ H: B
Design Name: D:\资料\复件 FINAL.DSN/ A1 Q1 J) l3 q3 Q0 q% Q7 f: x# f* j
[FMT0012] Can't open first output file: R$ j1 n- j4 \2 w; Z6 W
#各位碰到过没有,帮忙啊,先谢谢拉!0 c5 S, m9 [4 f2 v8 d

1 D7 {. r  v( f. Y* W3 L斑竹救命
! i/ v" z: G0 x5 x7 G9 C- V

! \0 T; U1 R. \  e+ p请将FINAL.DSN改为FINAL.ASC
作者: jimmy    时间: 2008-10-28 21:18
原帖由 qisaiman 于 2008-10-27 20:33 发表 * z0 ~5 e; ^  i5 n$ g! y' Z+ H
用的是4.0版本，转过来的pcb能够打开，不过把其中封装保存到库里，再编辑的时候没有外轮廓，不知怎吗回事，大家试试看，有没有这个问题。13260

1 V, r) }7 {' Q7 ]2 V: |( M  H! C  Q
因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。
作者: jimmy    时间: 2008-10-28 21:20
原帖由 luobin123 于 2008-10-27 21:05 发表 * d7 W) l5 y. p6 k$ z* ?
问过简单的问题。。Layout中不是有自动布局和自动不线吗？
5 t* g# H) V4 g但我没找到自动布线在啦。。麻烦版主指点12.。。
5 j+ i! {' }. x+ d1 ?
3 w& G8 ^2 r# o+ d5 h# \7 U
没有此功能。0 w7 v* v6 ?; n

# U. ?# a/ ~7 a. X9 N5 d& a只有局部自动布线功能。双击焊盘就可以实现了
作者: qisaiman    时间: 2008-10-28 22:31
原帖由 jimmy 于 2008-10-28 21:18 发表 # U( L0 p" K# o

5 M- F  ]4 H! f& G1 y! l' D! D; [* B1 a1 B6 n1 @
因为转过来的封装的2D线是放在顶层丝印层，而默认的显示顶层丝印层是没有设置COLORS的，你把顶层丝印层的COLORS打开就可以看到了。
  @7 e4 H5 X7 T9 y

, Z) Q2 V/ ^9 q( j- ^$ P6 H$ o' _* l哦 原来是这样啊，不过我的那个元件的outline跑到paste mask bottom了，找了半天才改过来。看来转换时的颜色还是不要保留比较好。
作者: jimmy    时间: 2008-11-1 23:12
本人是pads的忠实使用者，利用休息之余特开此贴5 J  |; m' A+ q, j0 J7 z( H% g

3 w$ n8 ]7 C# x* z目的只为了提高初学者的水平，与高手交流
$ M+ h2 m8 @% t, r2 h* p8 N! f( O" u9 x$ `5 f
大家对PADS使用有不明白的地方，欢迎跟贴
作者: vbgood    时间: 2008-11-2 08:46
我想问下，我自己画了两张PCB板的，A板和b板，但是这两个板子一点关系也没有，但是有一些器件的名是一样的。我现在想把两块板子放在一起去制作。不知道如何将两块板子拼起来。, n% W: P( F9 x4 Z1 R% w

% l' X9 d- m! G& W6 w想问一下板主，这个怎么弄的。
作者: maozhiqiang    时间: 2008-11-3 15:00
:lol 斑竹是个热心人
作者: jimmy    时间: 2008-11-3 22:02
标题: 回复 34# 的帖子
第一种方法，将A板全选，然后在B板中，打开ECO模式
6 P( U* [. S9 w4 u3 u! ^1 O' V( o, c; ^9 a7 Z- ~
将A板复制进来。此时需要处理一些细节，比如重名的元件会自动更名，网络会自动更名，灌铜会自动消失。
4 |" M& l9 \/ a! k/ v5 ?# X$ ~$ D1 h, ~. H* G2 S
第二种方法，将A板MAKE REUSE，然后在B板中添加REUSE，同理要处理灌铜和元件更名的细节。
6 v8 F' i% r0 v$ _: A! c
; E7 u! H; ]; w/ o第三种方法，将A板，B板转到PROTEL中，然后进行特殊粘贴，这样子就不会元件自动更名，但是需要处理灌铜。" O4 c, d6 p& i8 x
0 F8 O; I6 g5 T' B: V5 m6 H( W8 A
第四种方法，在CAM350进行拼板，
& C- N0 K) U9 N- b6 S- P& x拼板方法:https://www.eda365.com/viewthread ... ight=cam350%2Bjimmy
0 s) A+ M4 f0 K+ a% u9 C
: ?; L# a7 A- m第五种，在AUTOCAD画好两块板拼板的示意图，由PCB工厂去处理。
0 M2 Z; D' I" p5 d4 o/ Z& K( G
4 i: Z( Q: V# d3 v第六种，花钱请人帮你处理。只需要150元。
2 ~5 n: h6 n5 D" l2 J5 @DoDoPCB设计室，专业PCB设计，抄板，IC解密。
9 I/ u4 @( }% J3 gQQ群：28326856(layout也疯狂)
* w; N) M: b  y& U9 x2 S4 }# L% l+ w( i" P7 a  n
[ 本帖最后由 jimmy 于 2008-11-3 22:03 编辑 ]
作者: jimmy    时间: 2008-11-3 22:02
原帖由 maozhiqiang 于 2008-11-3 15:00 发表
1 F: ~8 N6 t2 r$ C- U6 n5 J :lol 斑竹是个热心人
* p- h* J6 W, E- j8 f
+ T4 y: e- U7 {7 E( r
互相学习！
作者: suguanhai    时间: 2008-11-26 22:17
标题: 布局方法请教
请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

QQ截图１.jpg (106.21 KB, 下载次数: 10)

QQ截图１.jpg

QQ截图２.jpg (157.18 KB, 下载次数: 4)

QQ截图２.jpg
作者: yzl624358    时间: 2008-11-26 22:31
qq群加不进去！
作者: suguanhai    时间: 2008-11-26 22:32
楼主的QQ群是什么?我没看到
作者: suguanhai    时间: 2008-11-26 22:33
标题: 请问
楼主的QQ群是什么?我没看到
作者: suguanhai    时间: 2008-11-26 22:38
拒绝加入呀
作者: gaojun39    时间: 2008-11-26 23:04
标题: 好贴啊
版主啊
0 Y/ F7 U; x5 j1 V: N好好把QQ比较快捷啊" G4 i% r; x9 r. |8 _
谢谢了
作者: suguanhai    时间: 2008-11-26 23:28
楼主真是高手呀,几分种就解决了别人这么多问题,楼主的QQ群我加不进去呀
作者: panhaojie    时间: 2008-11-29 13:00
标题: 楼主你好,我用allegro15.7画原理图
pads2007画PCB,可我在原理图中修改走线的时候,利用PADS2007的ECO导入修改后的网络表,进行对比时却报错啊,如图所示$ y: C' D1 N9 ~4 j# E# @# T
3 U5 Q5 u0 R  C; Z' h5 v$ ]
还有我在COMPARE/ECO Tool中怎么在UPDATE那个黑色圈住的地方是无效状态呢?+ O8 G! ^+ O  B  _

1 W2 B3 w: F$ L( R  f9 f[ 本帖最后由 panhaojie 于 2008-11-29 13:04 编辑 ]

裁剪_3.jpg (185.45 KB, 下载次数: 5)

裁剪_3.jpg

裁剪_4.jpg (189.47 KB, 下载次数: 4)

裁剪_4.jpg

裁剪_5.jpg (168.87 KB, 下载次数: 3)

裁剪_5.jpg
作者: Audio_diy    时间: 2008-11-30 14:06
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
0 w, R, A3 q2 ]5 G% S3 D* f: o5 {每次按照买的<<ADS 2005电路设计入门与应用>>建立元件库,但点击Check Part 自检时,报错.请指教!!
作者: 青虫    时间: 2008-12-2 17:55
标题: creat like union和make like reuse两个有什么区别
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。
作者: beauty201    时间: 2008-12-3 17:54
提示: 作者被禁止或删除 内容自动屏蔽
作者: zltwin    时间: 2008-12-4 15:38
由于层面比较多，如何在PADS 2007里面设置层面快揵键啊
作者: jimmy    时间: 2008-12-4 19:38
原帖由 suguanhai 于 2008-11-26 22:17 发表 ; @6 U; q! R( B8 d8 W
请教下楼主,这个PCB应怎样布局才好?新手不知如何下手
, R- @- _5 a. A/ e# T% J7 h

6 Y& Z; o+ j) ^1，先放固定件，如按键，输出输入插座，显示屏插座
; J: I, b* z: E0 M2，模块化布局。将与各接插件有连接关系的IC和相关元件靠近各接插件摆放
7 ?5 T, P- m4 ]$ M# ?7 B3，将主芯片，RAM根据电路连接关系（性能的重要性），比如居中摆放或是靠近相关的电路模块
作者: jimmy    时间: 2008-12-4 19:38
原帖由 yzl624358 于 2008-11-26 22:31 发表
) i1 a7 ]1 V6 `$ w  K. Jqq群加不进去！
9 s# {$ d+ B. B! ]; O

. X( R5 ]. u7 X, G" [, c人已满，请加入分群。
作者: jimmy    时间: 2008-12-4 19:38
原帖由 suguanhai 于 2008-11-26 22:38 发表
# j. {5 n4 O% q. t% h) z; a: x: q6 d拒绝加入呀
- x  _+ i5 `5 @+ I2 d2 [! A
. s) W2 u7 j0 W3 U  |$ N
主群已满，请加分群
作者: jimmy    时间: 2008-12-4 19:39
原帖由 Audio_diy 于 2008-11-30 14:06 发表 . ]$ N! A+ _" s) N2 p4 [' }
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
% a' l$ r# n% m' S% d! V每次按照买的建立元件库,但点击Check Part 自检时,报错.请指教!!
7 ^5 v% F: Z! V8 }) B5 u

$ _; Y* U) {- e" f8 R- d, a请将报错信息发上来
作者: jimmy    时间: 2008-12-4 19:45
原帖由 青虫 于 2008-12-2 17:55 发表 ) T' d: L0 l: a7 \8 S5 I
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

8 a0 P: }7 n" C: g+ C. o$ }/ i# Z2 B7 {; a; V$ X9 d* N
两者不同。
4 V" H, Y3 ?+ |7 j" r  ]
- |8 X4 Q3 Z/ e$ n; J! [/ {creat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重要元件放到其他模块电路去，3 J3 {% D4 _& A8 S" q  N- ^$ Z3 x
硬件工程师或资深的PCB工程师会将这部份成熟电路做成union,这样子可以避免新手布局犯一些常规的错误。提高布局效率和时间。
: l7 [; n% p: ]* N
) n2 b  w- q/ F, n' i$ E5 imake like reuse主要是复用，比如有些RF电路是成熟，稳定，其他机型可以完全复用此电路布局和布线。所以常用成熟电路的布局布线做成reuse,方便下次复用。: B! T, F6 a% {3 E" P( z, ?: G6 Y

8 N& G: S- J8 m; J- @1 \" ^
3 J. t* l: e6 Z/ p. X6 a' f% G两者主要的不同点是：union主要针对新机型的布局，reuse主要是针对类似的机型借用以前的布局。
; P# Q' m6 M: Y7 ~: L
& J( L( u) o& \# d& @7 |( v如果是新机型，以前没有同样的电路，相同的布局布线，make like reuse就没有必要了。
作者: jimmy    时间: 2008-12-4 19:45
原帖由 beauty201 于 2008-12-3 17:54 发表
& H, }$ m1 `/ Y; q. v请问版主的28326856群为什么拒绝加入新成员呢
: I) a. |7 `3 g7 I$ b

* V$ G$ I6 b1 ~6 Z; L人员已满，请加入分群。
作者: jimmy    时间: 2008-12-4 19:46
原帖由 zltwin 于 2008-12-4 15:38 发表
% B& p' O% k1 J6 o0 t6 C  P" y. l由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

  A0 l9 d: @. @, q5 d9 Q9 [7 h  D: g1 N3 B3 {. o
Ln( Z  L+ m9 M" u1 p1 P4 z; c1 v

9 K: V. K3 {1 T6 ~- Q" t8 [( Bn是你要切换的层
4 M, b8 U0 @, {# q8 R9 p/ n- I
& A9 m9 `; z$ m; ?, m9 E& X比如你要切换到第3层，请输入：L36 F$ R$ C& ^7 `  v; c) l% w: b
然后回车
作者: zangyongchang    时间: 2008-12-4 20:39
原帖由 loveineda 于 2008-10-10 13:18 发表
/ ~/ O  ]! n5 R/ E" _初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！) \; {- ]5 h7 V+ M( T3 f( y2 s
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
0 f5 g. \( {  a. D1 L+ D9 {0 [这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

! n+ s9 O& v- N( |, r. T) k我仔细看了一下发现，两个元件不在一个层，电容在底层BOTTOM。IC在TOP顶层
作者: zangyongchang    时间: 2008-12-4 20:40
标题: 回复 45# 的帖子
那不是错，是正常的！
作者: zltwin    时间: 2008-12-5 11:50
标题: 由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊
作者: beauty201    时间: 2008-12-5 14:25
提示: 作者被禁止或删除 内容自动屏蔽
作者: Ziper_EDA    时间: 2008-12-9 13:01
本帖最后由 jimmy 于 2009-1-11 21:31 编辑
) [6 R' @7 n( s& L. ^" T; ^3 r
' k7 V9 m( q, @- R! i5 M1 l请教LZ,make like reuse有哪些需要注意的吗?: J. A  Q2 ?) B0 L* l
: S- _9 s/ d7 G. W
jimmy:6 E3 H  V) O# Z4 s- m  g+ F: x! o
同样的元件类型,同样的元件编号,同样的连接网络.
作者: jimmy    时间: 2008-12-11 13:03
原帖由 zltwin 于 2008-12-5 11:50 发表 3 ~+ T4 B* h) b7 X7 z, M
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

* w. F( ^7 W: J: _- T3 A/ y0 d  `/ C2 ?1 \0 K  }2 d
Ln
$ R4 C( k0 x% ^% m6 n
/ w4 B& ]2 b* v. O) Q( P) qn是你要切换的层( S: w/ X) |! m7 a

" d$ e6 T6 w" G9 C8 E比如你要切换到第3层，请输入：L3
/ B$ w+ t8 D; g; l, e  s$ Q然后回车
作者: jimmy    时间: 2008-12-11 13:06
原帖由 Ziper_EDA 于 2008-12-9 13:01 发表
* J1 `; N' |6 b# c/ ~" u$ e请教LZ,make like reuse有哪些需要注意的吗?

' m7 n: I* @& Q* C, M- }4 m# f. r- i7 {7 f( w
同样的元件类型,同样的元件编号,同样的连接网络.
作者: jimmy    时间: 2008-12-11 13:07
原帖由 beauty201 于 2008-12-5 14:25 发表
" \8 ~) _) P- i4 I) H4 A. S0 H9 U请问分群的号是多少啊

3 z' X, g! r. o0 a. X6 J# w* L1 V5 K! a) E6 W% b
群号:19421245
作者: smiling927    时间: 2008-12-18 16:53
向楼主请教： ORCAD画的原理图，pads2007画的板，为方便贴板，如何把相应元器件的值显示在LAY好的PCB板的丝印层上并打印出来  示例如下：

未命名.JPG (11.78 KB, 下载次数: 4)

未命名.JPG
作者: lixbsky    时间: 2008-12-18 18:33
本帖最后由 jimmy 于 2009-1-11 21:33 编辑 / O; ?- p3 i( j  L1 S
6 u7 H" V# l+ c" U$ C% l
请教楼主
0 @2 M! M6 k% ]- n铺铜是 出现错误，说叫我减少SMOOTH 和COPER OUTLINE WIDTH
( J" }) ]3 S# g% h  B我该怎么做啊9 A& q6 [; r; X. U

' H0 h' c2 Q/ cjimmy:0 }$ S( s$ I3 e
# S+ T& n9 `9 M. G9 B
你画灌铜边框的时候,线宽用得太大了.
) N6 k% A) x, ~) W! M
, E& A0 k. M+ {. d0 C2 a你选中灌铜shape,将线宽改为6-20mil之间就可以了: i/ H9 @$ B$ ]+ V, |) L4 B7 N5 `
4 _9 l6 u/ M# T1 X7 z
[ 本帖最后由 jimmy 于 2008-12-20 19:41 编辑 ]
作者: jimmy    时间: 2008-12-20 19:40
原帖由 smiling927 于 2008-12-18 16:53 发表
3 e' Y3 o' S* u7 V  K8 E7 f" J2 q向楼主请教： ORCAD画的原理图，pads2007画的板，为方便贴板，如何把相应元器件的值显示在LAY好的PCB板的丝印层上并打印出来  示例如下：

) `  i3 v* n8 U
( f2 J1 ?( U+ U# m1, orcad导网表时需要导入value这一项,以后才能在PCB上面进行标识和打印.
$ U$ m; g4 @& e6 I' @- }
/ U* G: V9 f, A' ]" ^如果刚开始就没有导value这一项,可以这样做
2 P2 B; u( J% W1 V# x+ e/ v$ u; S( r, y5 w& Z3 m  f! m+ |
2, 将orcad重新生成网表文件,这时一定要加上value这一项,然后进行ECO更新.这样子PCB上面的元件就有相应元器件的值了.
作者: zhanghe6340416    时间: 2008-12-22 21:34
标题: 回复 17# 的帖子
兄弟，不要偷懒啊。那个走出来的东西根本不能用的。。. f3 W, Z- j0 F8 L9 _- p& `
你装好的PADS后，里面有个PADS Router。。这个里面有个自动走线。不过要先设置好走线规则。
作者: sujd_01    时间: 2008-12-23 12:11
标题: 请教楼主
我在处理DDR的时候，由于是用ORCAD生成的，所以在pin pair中有一些不能满足要求，例如：, j: T" O, f. p* Z4 A+ r0 A0 C
               | DDR IC1 |- L7 ?9 f: M% B( R7 Z) X7 `4 X, L
source(ADD0)-->  | DDR IC2 |     Pull up(1.25V)
1 w# p/ c/ E6 T                          | DDR IC3 |
* b* k. t/ k$ B! {: ^                          | DDR IC4 |2 {" V( q% H% a% k& _: s
即：ADD0上拉，ADD0至DDR IC 1/2/3/4等长，但是在Pin pair中出现的是：ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v.是不是我必须得到ECO下一个个的更改 Pin pair呢？着急啊
作者: sujd_01    时间: 2008-12-23 12:15
标题: 求高手帮忙
我在处理DDR的时候，由于是用ORCAD生成的，所以在pin pair中有一些不能满足要求，例如：( B: x& c! b0 t$ B4 G, C
                 | DDR IC1 |
  j5 J% R1 `. hsource(ADD0)-->  | DDR IC2 |     Pull up(1.25V): c& m9 ]+ C5 H8 @0 c8 [5 k- U
                          | DDR IC3 |
$ j2 @, O7 E) N! ^" N4 W                          | DDR IC4 |8 i; [1 X' J1 R9 _
即：ADD0上拉，ADD0至DDR IC 1/2/3/4等长，但是在Pin pair中出现的是：ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v.是不是我必须得到ECO下一个个的更改 Pin pair呢？即改成：ADD0-->DDR IC1   ADD0-->DDR IC2   ADD0-->DDR IC3   ADD0-->DDR IC4  ADD0-->+1.25V,然后设定布线规则。着急啊/ L! S8 `$ G6 A- k

# g* R) D! e$ A) ]) ~$ D" i回复:
8 n0 \- F+ L" J. B& f你的pin pair有点怪,你能否将这部份的原理图截图上来呢／$ c! I8 V1 n  k5 ~0 `
' R. @" |9 |2 N" f! _
如果你的网表就是ADD0-->DDR IC1  DDRIC1-->DDRIC2  DDRIC2-->DDRIC3  ADDO-->DDR IC4  DDR IC2-->+1.25v,
; r1 W: K0 z8 g$ b
1 n8 j, r# e8 c* k3 B8 l是不允许改ECO的,那样会改变了整个的连接关系.
- @- }5 a3 A( K% u% h$ d7 r9 Z
8 n, Z5 [  h/ X1 M4 w  ^7 ~+ W/ M建议你把这部份的图纸发图上来.4 `$ s3 Z8 j6 _4 x2 n3 g% P$ M- V

5 D2 H* j# t! v1 U3 B' w) t[ 本帖最后由 jimmy 于 2008-12-23 21:04 编辑 ]
作者: beancurd    时间: 2008-12-23 15:00
楼主能否把自己学习pads的过程说一下或者谈一下学习方法、步骤、建议等，好让我们初学者受用。
7 u4 G- n: |+ R1 }' D% F4 Z  G: h' R0 N* }! b
回复:  d  s) k/ \  R; z% i) Y4 k; R6 m) K
8 }7 m. h* z0 j2 W  q
先看教程,然后跟着教程操作一次.  [2 D+ c, c4 Q- @! K2 g9 B
0 J1 ]& y! o- R. d0 u& G6 y# m) Y
最好找个完整的图纸,从建库到绘制原理图到PCB设计,最后出gerber." I* A( b. l0 `

9 ?& K4 {4 U! m7 p) R- e, H! a# ]7 g  p整个流程跑一次,中间有任何问题记录下来,然后根据教程来找出解决方法,7 f+ z* ^. b: r6 {8 K( P
+ f6 h) ]' C6 l3 Y2 @
还可以请教高手.. g1 a9 R  H6 }) h, j/ w: Q- Y
# t0 N: a* w+ C& c0 ~, m4 l
然后再进行总结.1 }4 p6 y* |  c

5 a/ e* b! v+ |8 U7 F8 Y建议:多画板,多总结.' E, G% [5 i. R% y

4 W6 o6 h5 r; X3 }8 Z% v: s- }0 e' ?/ E/ X4 k
/ g$ E$ B; m3 Q8 ^4 A) P. A
# O9 _! j: o5 P4 O5 G2 p
[ 本帖最后由 jimmy 于 2008-12-27 21:30 编辑 ]
作者: jeremy    时间: 2008-12-24 14:09
各说各的，感觉好乱哦～～
作者: kevin516    时间: 2008-12-24 14:09
请问用pads2005给电源层铺铜的时候，如果电源和地选的是CAM平面，可不可以自定义铺铜的面积大小啊？就是想让板子靠近边框的地方不铺铜可以么？应该如何操作啊？. c$ U5 ^4 g- i0 e6 l* b  `

' o& k/ K/ b. F9 Q$ ?答:用line画出一条隔离带就行了.如下图2 |; O9 C6 c; p/ F& ]. f

* F" D7 |5 \9 }, X' X3 z! Q4 ]7 ]
9 T4 J& y6 G5 ]) Q$ n0 j' F7 V[ 本帖最后由 jimmy 于 2008-12-24 20:39 编辑 ]
作者: wrd1986    时间: 2008-12-24 17:41
标题: PADS双面板
现在我拿到方案公司protel 99se的文件，因为我不会用protel 99se现在我把它转成ＰＡＤＳ文件了，但是有个问题现在弄不好，我现在想修改修改不了，是过孔过不了，其它的都是好的，现在ＰＡＤＳ里面我打开了有３层板．就是改不回两层．现在我都还不知道为什么！请个位高手指点指点．ＱＱ８７３３２６６０４
! n! b# ^, {( s" x  D油箱wang.ruida@163.com$ e) p+ O/ x7 e( ]  D# a
谢谢！& K3 L; d; t' U8 c

9 a/ F9 \$ J1 X8 j: |答:把第三层的信息包括过孔,线条等删掉就可以改回双面板了.7 p& b) k( }' _- p2 C

5 s7 W1 Y' ^& L% J4 f或者出gerber时不添加第三层就可以了. {2 J* E5 R, i8 I; h2 f( T
8 k9 f5 U( S# S) w$ Y# q
[ 本帖最后由 jimmy 于 2008-12-24 20:41 编辑 ]
作者: wrd1986    时间: 2008-12-24 17:44
修改铺铜区
作者: hanmy    时间: 2008-12-28 21:23
标题: pads logic 2005sp2 建元件库时 能用字母+数字命名pin number吗？
pads logic 2005sp2 建元件库时 能用字母+数字命名pin number吗？' t* J8 L1 J$ D1 P. I+ K

+ z, E' {4 Z3 ^6 c7 z' H( bjimmy:可以.
5 G' L7 ?. g0 q
" w: ]( i1 r. H9 \9 w# l, ]& ?[ 本帖最后由 jimmy 于 2008-12-29 21:06 编辑 ]
作者: 中原一水    时间: 2008-12-28 23:38
请问做单面板元件库时
  B7 p9 c5 E: t3 U$ t元件面的丝印和焊接面的丝印分别放在哪一层?9 R) s; T0 w' O8 |
一些注解文字放在哪一层?
, ~9 P, }4 i/ X' J; B2 C6 r
( T$ ~1 W. i1 |' ?/ \- t' D, Ajimmy:
9 i. Z" Q3 ]- I7 x0 i7 ]  k
5 G: p! i+ Z& @9 T" T, b/ x丝印统一放在all layer层
- U4 ~" e1 t6 o. B! a; e1 W% e+ |元件布局时,直接按F进行布局,丝印会根据你所放置的层而换层/ t! ?) k* ?* P  ?% _
2 `8 P( Y; \* c9 f2 c1 `3 D! k
注解文字指的是?
( G/ C. U* S! w5 n+ r4 h如果是板的编号或日期,可放在顶层丝印层.  W* v3 R9 ]  _/ v4 n: ^. b
也可放在底层丝印层.不可放在顶层或底层,除非有特别要求.' g( u6 S# [6 v4 s) M/ T

$ g4 f0 k, Z% U1 N[ 本帖最后由 jimmy 于 2008-12-29 21:09 编辑 ]
作者: 失败男    时间: 2009-1-1 12:30
本帖最后由 jimmy 于 2009-1-11 21:35 编辑 4 G9 I1 X" [- _
' K7 l5 C+ \3 @; _0 u
小弟刚开始学PADS，布双面板，一般走线时，先不走地线，等所有的线都连通之后，再将两面覆铜，将覆铜的属性设置为GND，即可将大部分地线连通。
3 i' G/ o. d( o! [, p( J, s+ G- r
9 u* P1 o3 v" C1 r: X; E/ q/ A这两天尝试用Router自动布线，发现每次执行自动布线后，系统会自动将地线也连通，连地线的过程中可能就多打了很多过孔，十分讨厌。因此请问有没有一种简便的方法，让Router自动布线时不处理GND网络(或某个特殊的网络)？
. V1 h5 o" ~$ Z+ L3 ~: s0 [. k( {
PS：我用的是PADS2007.2; @  }9 s3 j2 a9 }
4 x: m- f0 f& R
jimmy:
) l' I6 H& l: u! S
3 x' o4 N9 e, T& h$ a可以先把GND网格先扇出过孔,进行保护.再对其他网络进行自动布线.
  X' u- c! g& n$ A. y: ^
, D) H# c9 X' C/ F7 s如果你想很好的提高自己的布线水平,建议放弃自动布线.
作者: zalezou    时间: 2009-1-1 18:05
标题: Pads里怎么将多个焊盘和铜皮联合起来？
本帖最后由 jimmy 于 2009-1-11 21:36 编辑 $ C( ~( _+ S3 t. @6 ]
7 k4 M+ V& h6 I5 M; @) z* c, Y& Y
我怎么弄都只能将一个焊盘联合上去，另一个怎么也
/ ]9 Q& t% R! }3 @/ j9 C% `下载 (244.18 KB)1 Q  T8 n) ]4 u& q1 B4 L% l
半小时前
# \- O. x9 u8 k* g0 ~" e
, l5 n- P' x: j7 i+ v7 _不行，求助！！！！中间那个焊盘我关联不起来啊
% K( c, Z+ S1 v- z# L8 C8 a  k& \) z+ |0 {

' O% J8 H" u5 o, o0 D& b8 a) X7 vjimmy:
4 }. ], u% r- m. @
$ w' O3 `. h3 W4 N0 ]COPPER只能跟一个焊盘进行组合.
作者: fenqinyao    时间: 2009-1-2 21:02
本帖最后由 jimmy 于 2009-1-11 21:38 编辑
' n9 e, Z0 l6 }* Y: p* N
; P' \) H4 \/ x( ~( L- F# ~( W在BGA拉线出来的时候,假如BGA球间距为24mil时，PAD为13时，我用4/4拉线出来,会出现很多的安全间距问题,在PADS里还没有想到很好的解决方案,只能通过将焊盘改小一点或者走完线后将间距改小一点来解决,不知楼主有什么好的解决方法4 r/ q6 S  H/ e* e( x
4 H, N6 @) N& E8 n: ~3 m- \
jimmy:
" X7 G% }& R7 t6 p 8 l  l* j% g' `5 Y
不知道你的安全间距值设置为多少?如果你是用4/4拉线,将间距改为4mil就可以了.
作者: 中原一水    时间: 2009-1-4 11:57
本帖最后由 jimmy 于 2009-1-11 21:40 编辑 & o. l! M$ h0 U& v1 F
请问做单面板元件库时
0 Q$ Z6 ]7 v0 C, v/ u$ F2 T4 b元件面的丝印和焊接面的丝印分别放在哪一层?) Q" ^2 R) a9 {& w; V- T
一些注解文字放在哪一层?; b+ }( J$ N& w8 M0 i6 ^

  e# m) g- M3 W, k" `1 ljimmy:2 |  K( o/ `4 R) ^6 v$ w0 ^
9 a' f9 s0 k2 k  k. y. w+ T% X' @$ p
丝印统一放在all layer层- \8 R9 D( k  {, Z+ G9 m# ^" ^
元件布局时,直接按F进行布局,丝印会根据你所放置的层而换层
# m" i3 M- v( J5 b9 V' M! b* E
' _, J* C) o) W# m. W* ~& b0 I注解文字指的 ...8 U+ i% g$ z5 l' B9 |1 a( F; S
中原一水 发表于 2008-12-28 23:38

: K9 q) c' V* d) A) M/ e  h* M6 ?2 z9 u
谢谢!  z% H& w6 u9 L/ H( v, v4 u+ ]
因为是单面板,所以同一个元件在顶层和底层都需要丝印,已经搞清楚了& A. C1 z( ^9 q- R4 s% P/ x. `
用2D线做在顶层和底层,或顶层丝印和底层丝印都可以
7 Y0 ^# v  X% l3 W; d9 f( I出片时需要注意就可以了
9 a* F7 i" K8 j文字一定要在丝印层,不然很麻烦.
- B1 r! v: I* U
. a8 F/ b; Q: Q% o* i; x# Rjimmy:
1 _9 o$ j- B& j" A- }- l
& i7 D4 a- X& L1 d. L' X$ a那就统一在顶层丝印层和底层丝印层再用2D线再画多一次元件丝印就行了.
- }4 f% c& v* r
! n1 i9 o% M9 z& S$ @5 K: O3 P不过下次用这些元件画双面板或多层板时,要注意一下丝印.
作者: conanyl    时间: 2009-1-5 20:53
本帖最后由 jimmy 于 2009-1-11 21:41 编辑
, v: Y" C0 u1 P  n6 B- v  F( u5 n% ]3 |5 u( ~! x
请问在PADS Logic中如何将VCC的端点形状变成T形的啊?谢谢
  ^% a0 V4 R% v% W$ q2 r* `( T
5 F1 y9 s- n+ q! R0 U6 \' ]jimmy:" ]! P5 x' ^, s$ v6 w

1 n& w1 _" L2 Z  t2 x请发图上来.
作者: pads-2008    时间: 2009-1-6 00:44
本帖最后由 jimmy 于 2009-1-11 21:43 编辑 , h0 g# N- g& o

4 [" Q& D4 }- r; m: p1 g楼主！你好！
5 a+ E2 Q- U' C9 v' h你有PADS2007电路仿真教程吗！
& q) m  s. h: c不是HyperLynx76 L* I* g: H: q' r% Z( N( D1 h6 d1 w
而是DxDesigner“听说它能仿真电路原理！”. l: M% a; v; g" d
4 {/ K* Y9 i4 k/ v/ r* V
; H! Y* `" ~# e
jimmy:0 o- O: \9 o( Z0 n' d' X

- M$ V- ^& J/ H9 ~& F$ h/ O我没有DxDesigner的资料.
# R/ b0 t4 x8 }6 u8 ?, B
* J& D9 J$ x& ]1 h0 h0 f  q建议你联系比思电子(PADS的华南地区代理商).
作者: hhogull    时间: 2009-1-14 16:02
本帖最后由 jimmy 于 2009-1-14 22:09 编辑 : |5 F' J. W$ r( U) U5 W

" F/ y# _/ r2 E  t9 a& O, ?% y楼主,我是初学者,发个POWER PCB的视频吧
& @% G/ `8 [; ^- c0 M3 g" x' m3 m! n2 ^7 R- n
jimmy:
4 ]' N; ]# j. n3 F8 h
$ N4 r1 O* c! ~你很懒！8 F0 Y4 d0 V! o1 R2 z
POWERPCB视频教程下载：https://www.eda365.com/thread-874-1-1.html
作者: beancurd    时间: 2009-1-17 00:36
本帖最后由 jimmy 于 2009-1-17 22:13 编辑
! y8 \9 D# l8 V$ |9 e4 Y( E7 N
2 Y3 G7 ?2 F' Q! H/ x+ n我想问一下PADS 2007自带的preview.pcb的例子里，电源线、地线是怎么布的，整块板先从哪开始布线比较好？
/ m) V1 L# r  e1 ~3 s8 k  f0 ]
jimmy:
6 H: R" v- {! ?$ i# N5 a- R& v
2 T0 s/ \# }( }用的是平面层和混合分割层,将地做为一个CAM平面,相关的GND网络通过VIA与内层的GND平面相连
+ `: h* }$ c& _% o% X& @, B/ y, k8 s/ J
9 C- x9 V% V( `1 u* o' ^电源在混合分割层进行分割.0 l* r, X7 x) o0 g; X

/ y6 [0 {* J  |' k& _preview.pcb这个板是自动布线走出来的效果.
3 ~* w3 a( B. ?1 H6 p
' S3 Q  F7 W8 `' m  E& x& I! z+ f如果是手工布线的话,先从IC这部份开始布线.
作者: my12005    时间: 2009-1-18 19:22
本帖最后由 jimmy 于 2009-2-13 08:48 编辑
% J. k( C* _. F7 w% U8 q/ n6 z( L- E, [  l
本人有群，都来加吧，不过要注明PCBLAYOUT
作者: 青虫    时间: 2009-1-22 17:34
本帖最后由 jimmy 于 2009-1-22 18:22 编辑
; R" _$ M' e7 W& c* j/ k& Q) f. g8 J) S
我在用ROUTER的时候发现一个问题。ROUTER只能按照飞线的指示来走线，这一点不如LAYOUT灵活。; n4 W5 K/ o& N! W
那种飞线只能指示连通性，对于电路性能，有时候需要在飞线内部之间改变彼此连接。
' ~4 b, H* }3 l2 Q
$ v1 M* L8 s" }/ R: I/ ]1 @5 `请教：这个问题是设置有问题还是因为本身软件就没这个功能？, _9 r5 {: A5 m! X( E6 r4 a' f2 t! e

# L: k) A1 h8 m- O! w$ a0 Sjimmy:
( C" B0 m) U, b1 _: i, ?
9 V0 X7 ^" z1 T在router里面布线是依据飞线（鼠线）的连接先后顺序来布线的。- d* ~9 ?  A- s
本身软件的问题。$ H7 _4 p7 b4 o( `2 H/ `1 X7 P) R
! F  F# U0 F5 A# A3 t* @
这有它的好处也有不好的地方，不好的就如你所说。
* b$ N! E. w& n( K$ b: ]
) `5 Z0 P8 V7 @1 S好处在于做拓朴连接时比较有优势。等长线不会乱跑，会依据你的飞线先后顺序来连接。
作者: kljy911    时间: 2009-2-1 15:56
本帖最后由 jimmy 于 2009-2-2 16:06 编辑
" A, f" \7 R" g! Y; @% N; _/ r* J3 ^" t+ E5 t1 q
提问:
5 G# m9 r! ~& o3 s+ D3 Y1、在PADS中焊盘的阻焊层和助焊层怎么在设计过程出显示其性质？？？能否单独设置其值？？？如能设置推荐值设多少？？？
- T& q2 W) \% _* i) d2、LZ在上面提到，不开DRP走线，依靠设计和显示GIRD走，对于不同模块电路或者不同间距的器件分别设置再走线？？？有无推荐？？？
# k9 j2 w7 b9 \( g, ~" Y& E! W
! Z, ~8 c. C# {4 xjimmy:- ?4 `8 f8 J$ Y7 U
' Y" r% h+ o( ~& A2 O0 [4 y
A1、
% g; {' o9 _0 B% m9 \, C) m ! @# \, s- p) Q
可以在制作元件的封装时在PADSTACK属性中添加mask或paste的值，一般4-16mil均可（视PCB布局的密度而定，我常设置10mil)& z; W& ?6 W; q% q7 r2 h% m

! x; a$ O; J, s9 I& j% O$ H& y0 U也可以在出gerber时，在Over(under)size Pads BY  ) ，里面填入你要加大阻焊的值，如10$ E0 i2 F% B. H# @3 i. s

: k/ l0 u% N7 U6 a$ N/ I" [
. v/ n5 I3 H$ Q7 a& o8 {A2、比如4/8,5/10,6/12 ,25/50前面为设计栅格，后面为显示栅格。主要看芯片脚之间的间距而定。
作者: whipple    时间: 2009-2-3 15:16
本帖最后由 jimmy 于 2009-2-3 22:23 编辑 / G+ ]! y7 `5 p2 m4 s* s
; X/ @$ w) X1 C% @% j7 F( [
楼主  我是个新手 在分割电源层是遇到点问题 我要把电源层分成两部分 中间那部分是我分好的1.4V其他区域作为3.3 但我却分不了# Q$ C4 U6 D( M2 I& B
总是提示错误
图
9 O% w' U6 H8 s' F
0 k; z1 m: A: T4 k  X7 B" |
具体我应该怎样分割呢？ 先谢谢了  * {& Q- Z  J( n! B- L
: n9 x) I$ H; e2 ~8 r8 A4 c; r4 l
还有问下 楼主 你的分群号是多少
; L; e$ _2 b( C
  [3 H5 }4 v# \& Z9 G: S- o' G
2 o: ]/ S2 p, ?! j* c8 D3 z6 Y; L' `& Rjimmy:
- [7 A) v0 p* ?# L
+ n6 o% ~3 j  J: C分两种情况：
" }& @  g( }7 X9 B) U- {' d, `第一种，你将电源层的层属性设置为no plane或混合分割层（正片），然后在PCB中电源层将各区域的电源进行分割，先将中间部分进行画plane外框，然后灌铜优先性设为0，再沿着板四周画一个大的plane灌铜外框（3.3v),将此外框的优先性设为1，然后灌铜就行了。
( Z1 Q3 d% d; V# D5 U" T（家里老爷机没有装PADS，所以无法给你图示）0 [; O/ w( K' B  T' Z; L6 r

3 \5 V8 D& G: f第二种，CAM Plane(负片），在电源层用2D线画好分割线就行了。如下图：; X3 W$ x7 m& s3 I& _' o

7 b$ j3 V# h1 X0 s
7 s& l' x) x0 ~( w" M7 [ ; g. v  x* X2 _1 P: A
QQ群号：19421245（注明EDA365）限EDA365用户加入/
作者: beancurd    时间: 2009-2-4 00:31
本帖最后由 jimmy 于 2009-2-4 09:06 编辑 0 d9 U% u& F: J3 B- Z. a

1 D" }! n& P6 }  ~% d, x% q我想问一下，是不是封装是DIP的原件的焊盘都要增加第25层？还有就是pads2007自带到preview.pcb的电源和地是如何铺的？
5 F1 }3 w5 l, I: G
& B4 v  i! ]5 A* d3 v$ f7 Wjimmy:4 y  ?! ~+ [# j/ K' a

6 G3 ]$ k6 ?( ?! T- O) B/ w" ?关于DIP元件增加25层的原因，请参照我之前发表过的贴子：https://www.eda365.com/viewthread.php?tid=3336&highlight=%2Bjimmy
% ?/ p! a: P! W
9 V+ g5 j- m- f8 Kpreview.pcb是四层板（TOP-GND-POWER-BOTTOM），其中GND层是CAM PLANE（负片平面层），在层属性中（set up->layer definition),在assign net对话框中将GND网络添加进来。设计时只需将GND网络的焊盘扇出via就可以的。
$ c) [; f( ^# V4 {/ s8 U/ [ 1 y% s1 |; l' `3 L
其中POWER层是SPLIT/MIXED（正片分割平面层），在assign net对话框中将+5V，+12V添加进来。设计时在各自的电源区域用plane area命令进行电源的分割（确认此命令在电源层的界面下进行），然后给分割区域指定网络如+5V或+12v.然后灌铜就可以实现了。) R4 `( q/ a1 S

+ p, Z! g6 Y. `9 K. ~6 v" s如有不理解的，请加入QQ群交流！
作者: whipple    时间: 2009-2-4 09:14
本帖最后由 jimmy 于 2009-2-4 10:52 编辑 % q- @) r# q  h* b1 W" f

; G2 I( y) \/ M1 R3 Z: _5 w谢谢 楼主  问题已经解决 以后还的向楼主多多请教; i- `+ b4 ~& q; M8 Y/ j
$ [7 ]! H- I3 J, J' b) _
jimmy:
* v  w$ {0 R: V! n& b4 x
2 j4 L0 L1 i* A  x: P- V, Y% ^% c) H互相学习！共同进步！
作者: 芯儿    时间: 2009-2-4 16:48
本帖最后由 jimmy 于 2009-2-4 16:58 编辑
' _8 n9 |- f4 u7 U* ^3 X- S2 X& M% A% q
支持楼主开个QQ群！
$ p2 @# C* F0 g  \1 J3 |$ u; e2 }- t# B( E
jimmy:3 i0 Q* u7 T7 Z" v' ^; T6 H0 l

% Y4 r3 |6 ~# H已有主群：28326856和分群：19421245，1 U* b* Y5 T! H3 n: C5 [8 [. r( F( \
6 P+ G2 n* V& H( {+ ~7 |
目前主群人数已满，均是EDA365资深会员。" t/ s6 D% W; O* ]
0 Y) t+ V7 U' e. n
请新会员加入分群，注明EDA365。
5 a$ N3 W. q$ i' _; Y7 X
作者: Ziper_EDA    时间: 2009-2-9 08:31
本帖最后由 jimmy 于 2009-2-9 08:40 编辑 + N) j9 x; v% ~; p* U
- W" V) F; o) M. O
请教LZ：- Y/ @- y  q4 j8 [+ J: i
我有一个接口滤波板，大部份都是插件元件，贴片元件只有十几个。
7 u  m1 w! n6 e线路连接也比较简单，考虑用四层板，不知道LZ有什么好的建议？9 i9 R1 q6 m% |# L3 ^$ O
板上只有一个小电源，用两个地网络：PGND，GND。1 k3 o8 X$ B4 i7 D% ^7 U9 C

4 z" p) c! x3 k+ H1 \6 U' I" x: L: k5 z" C4 A2 T4 O4 b
jimmy:4 c8 m: T5 O; R8 u0 S

* G1 r" Z) l1 a# R如果只有一个小电源，所以也就不存在电源平面阻抗问题了。: s1 W: \! x& B3 D4 Y

- j# n& D3 Q% G' x由于贴片元件少，可以考虑单面布局，若表层做平面层，内层走线，参考平面的完整性基本得到保证。
# d. l* |8 B5 M/ q2 W' I  F  s 2 u3 G' {8 s% l! U7 s
而且第二层可灌铜保证少量表层走线的参考平面。
( d! E* Y1 u# u# n ! E2 e" `4 [5 O+ u2 J
因为是接口板，要注意PCB布线的幅射，如果把表层做为地平面GND，PGND，走线可以得到很好的屏蔽效果，
5 d8 D3 T# u! f1 ?; X; j6 }& v% N
- v% Q) Y1 x3 G( o; Z  J9 k传输线的辐射也可得到控制。（参考信号完整性分析）5 C8 i8 [" S0 x9 b8 L1 B2 b# B* B2 q
  @* X* h2 ?- @0 C
建议采用此种叠层方案：GND，S1，S2，PGND。
作者: wellhope    时间: 2009-2-9 20:38
本帖最后由 jimmy 于 2009-2-9 21:14 编辑
3 a" j5 v$ r' B( T: F! u
; |7 E8 ?, ^' o2 D8 Z* e, t  ]4 ]版主，你好，我用PADSPOWER做好的元件库，可加到PADS2007里面，见不到元件库名。后把元件库后缀名改成PADS2007的后缀名，看见了我做的元件库名，可元件库里面没有显示元件。请教怎样解决？谢谢！（这个元件库用在PADS2005是正常的）。0 n: ^0 n0 c% n4 x3 o& q

' [1 T& i4 |3 ^, ~. |4 ], n6 k: P! w& n3 R8 u: [
jimmy:0 _) z( L; D1 y! l& E0 B% P' i
& c& `  b$ u8 E6 V/ b* `' r% n
要用pads2007自带的库转换程序进行转换后方可用。
& i" u% [) x8 ]9 H( \& `4 q 0 ?" U' H# y1 h. K" u; }
“开始”-->PADS2007-->LIBRARY convert
作者: ivy    时间: 2009-2-10 14:32
本帖最后由 jimmy 于 2009-2-11 21:22 编辑 4 E+ x3 b5 k; Q; U

3 _5 N% K* U$ ?在PADS中怎样样丝印图啊* {! c# K- @( X& B! l& g: l( z* D
- U( z# o) Z& u' ~1 M
jimmy:
  F9 f, ?4 h8 w" k# l' n
8 Y, a3 W8 R, ]8 ^4 b& a# t8 k不明白你说的意思。
作者: routon    时间: 2009-2-10 16:36
本帖最后由 jimmy 于 2010-5-6 13:21 编辑 ! N( g' c! W* x
) C: G; ?; j2 S2 R( m
你好，请问在HDI盲埋孔板中（6层或者8层）如何设置叠层结构？通常的做法是1+C+1的1阶盲埋孔方式，但这样安排产生的问题是第二层必须是走线层，否则就没有优势。有没有直接从第一层打到第三层的盲孔这种做法？工艺、可靠性方面能保证吗？（孔径和1阶的孔径一样，因为想保证第二层（地平面）的完整性）。谢谢。
, F+ N" H1 n, X: @* u) A. s3 q# o; A$ Q  }; r" T
jimmy:. G5 \+ H! P6 `% m6 O

  a* W7 |) l2 c8 a推荐常用的叠层方案如下：
3 v/ T9 J/ A8 e7 S6 y/ \6 Q2 ?/ _* H" z1 F9 H' m
六层：1-2，2-5，5-6，1-6- K, u+ t; Z4 Y
. f- Z1 f6 z& l* ?: ^. ?0 ?/ b* D
八层：1-2，2-7，7-8，1-8
( r) Y1 i# M2 U! S( ~
  c. B- _/ G* v8 V; j. w以上两种为手机HDI常用叠层方案，价格最划算。8 |1 Z1 u' M. |3 }: c; a$ R2 h
2 F  [1 y% e; M* l/ K3 q7 Q
嗯，我们现在也是这样做的，但是顶层和第二层的走线就没有屏蔽层了，会不会存在向板外辐射的情形？( Q; [. @0 z' D: X& e
: ~, D* G& w5 G! f* Z
jimmy:4 w+ H* a. \( L! y# K4 ^7 Y
! x8 ?/ a; i" M
所以会有屏蔽罩
作者: caoxing    时间: 2009-2-11 15:17
本帖最后由 jimmy 于 2009-2-11 21:11 编辑
. h- {" q2 g% {% A% c1 g
- n  u3 X" f4 N我想请问楼主，在布4层板的时候电源层和地层是如何和信号层相连的啊？比如说贴片ic的引脚GND是通过过孔与地层相连的吗，还是怎么弄的，我看见有些板子在电源层和地层都有走线，对电源层和地层有那些处理啊？
) {! {7 T, k+ Q" S望楼主指教！% X4 C0 C# e+ |
% Y0 v* f# N! Y+ x$ Z( b
jimmy:
3 L2 O6 l; X: e" c+ [+ h : `& F0 |- q6 u
放在TOP层或bottom层的元件通过打via到内层与电源层和地层相连。1 Z' r  N* R$ m0 J# }+ [* l5 G/ @
. ?& M% y: i0 W# r4 T+ z4 h' _
有些产品因为对成本考虑比较多，所以在不增加板层的情况下，在电源层和地层都进行走线，此种情况是万不得已的。4 W6 l6 F  a, b9 M. S
4 X+ k5 h0 r8 K8 ~3 A4 h
对电源层和地层的处理，我们最好是把这两层做为平面层，可以起到很好的屏蔽效果。
作者: tianpeng    时间: 2009-2-11 15:45
本帖最后由 jimmy 于 2009-2-11 21:21 编辑
% e8 v! E3 @* A5 [& j% o) s% _
( y' \& r0 k8 i1# jimmy 4 M/ q) I5 L/ r

9 C1 h# M" i2 z) FPADS如何才能很好很快的布好局?    有什么方法吗?
3 Z; W. P5 X! i1 Y/ O还有我的PADS里面的查错和布铜功能不知道跑哪去了, 找不到了, 怎么弄啊?! N- U/ w7 }% ?0 E
     本人是初学者, 希望找到好老师!, R% L( f1 r+ R1 r

$ N) H4 a- E9 `: @jimmy:
0 u% `* a9 l! o( Y
+ f: K( Y$ o9 B4 p- \布局的速度取决于你对电路的理解还有对pads软件熟练程度，! p' T" c: b; f
0 s, s% g. A, c
没有快捷的方法，只有多练，多学习，多总结。2 V) b: S- P! ^) p0 f# N7 ^4 X
4 R$ I& Y2 v4 F, I
查错是：tools->verify design ! h: w2 y7 U# R+ |

- k+ |! Y- y  U6 ^. `/ X不知道你说的布铜是灌铜还是什么意思？& f; B- K# G. f

9 @1 }; e4 K/ d这些命令你查阅PADS的相关教程，相到工具栏相应的命令就可以画铜了。
作者: routon    时间: 2009-2-12 15:05
先将中间部分进行画plane外框，然后灌铜优先性设为0，再沿着板四周画一个大的plane灌铜外框（3.3v),将此外框的优先性设为1，然后灌铜就行了。

  T4 M4 j, s- d% c如何设置灌铜的优先性？
作者: jimmy    时间: 2009-2-12 15:12
原则上最好在元件面的第二层或倒数第二层设为GND。
6 {. ]9 x- J8 F& }
& Y4 c) |9 O1 s5 G3 ~按照100#routon的叠层方案，可以折衷在S1和TOP层进行GND的灌铜，并通过via（2-5埋孔）与GND平面连接。1 Y% Y8 X- ]  `
' f. `$ ]9 H4 o3 I% \# {
S1和TOP层也要多打GND 的via,以便良好的连接到GND平面层，也可以起到很好的屏蔽效果。



欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2