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标题: 疑惑：USB阻抗匹配问题 [打印本页]
作者: xingnuolgsx    时间: 2015-7-3 10:57
标题: 疑惑：USB阻抗匹配问题
1、USB协议要求数据线的差分阻抗要满足90Ω，想问下这是指工作时候的交流阻抗还是直流阻抗？$ R0 c& P- z3 p7 U3 e
2、目前项目中为了抗干扰，在USB数据线上各串了一个磁珠，磁珠在12MHz时候的交流阻抗大概为30Ω，如果交流阻抗要求90Ω，那么我的差分走线阻抗只要满足60Ω即可？6 a2 ^( D. S9 L4 M3 s& `+ r$ V
3、看到其他产品在USB源端数据线上各串联了47Ω的电阻，这是为了阻抗匹配吧？那么USB工作时是交流信号，而电阻的交流阻抗是0，那么有作用吗？
: _) q5 o1 o9 v9 l) g% D还请各位大侠帮忙解答上面的疑惑，谢谢！1 y, {& M# b9 {  k0 T
作者: fallen    时间: 2015-7-3 11:03
1 那个是特征阻抗，不是交流和直流阻抗5 S* x) B/ B* H# t" n! \
2 差分线依然需要满足90欧
1 U0 [5 G0 }% H- w4 f6 }0 v3 L. r3 串接47R的，是USB1.0和US1.1，因为这些都是电压模式的。USB2.0以上的都是电流模式，串接的电阻必须很小，基本上都是用0R(用来吸收阻抗不连续的反射)
作者: xingnuolgsx    时间: 2015-7-3 11:15
fallen 发表于 2015-7-3 11:03: F5 c, i" x% j8 T1 @; I
1 那个是特征阻抗，不是交流和直流阻抗
9 L3 x" K" y0 X2 r4 l2 L# U+ ]9 S2 差分线依然需要满足90欧
; n9 \% e- `9 Y. [3 串接47R的，是USB1.0和US1.1，因为这 ...
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     目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读取有问题。现在怀疑是磁珠在12MHz工作时候的存在交流阻抗导致的。关于这个问题版主有什么好的建议吗？应该从什么方面着手改善呢？
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作者: Log07071222    时间: 2015-7-3 11:16
我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然后交于板场处理）；然后不需要端接电阻（100R）或者值端接你所说的0R电阻吸收阻抗不连续的反射。还是说既要保证差分走线的特征电阻，还必要端接100R（90R）的电阻！！
作者: Log07071222    时间: 2015-7-3 11:23
fallen 发表于 2015-7-3 11:030 q6 f1 `5 {: k: u. B4 @7 q
1 那个是特征阻抗，不是交流和直流阻抗
6 k" U- S" v* L6 s! y2 差分线依然需要满足90欧* w9 @2 a0 [1 j( y9 l0 k/ b) R
3 串接47R的，是USB1.0和US1.1，因为这 ...

/ n! \* H0 u. R然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，5 {5 e9 I( v/ q
常见的就是源端50R串联匹配，消除二次反射；一种就是负载端
" w2 A! n2 J; `4 A戴维南并联匹配，消除一次反射；但是看了许多的实际电路设计时，
( V! D* E. |' ^. s2 K& n很多使用的都是直连的；然后和通过控制走线的特征电阻
" Y4 J/ a+ b6 d2 o单端使用50R，差分使用90R；这是为什么呢！！是否跟ODT设置有关，7 Y+ U$ Y% P' v; ^/ s8 {
然后时钟线和 地址线、数据线走线的长度 ，相互之间有什么关系，$ i* ^6 m6 ^! R9 |- X
比如，时钟线略长与数据线。 还有一个蛇形走线的时候，
* K+ `$ f; f* Z+ A有没有一定的规则，比如绕几圈，多大的弧度，怎么绕；: @3 Z- L4 ?8 n9 w" s! p7 o& j& E% ]/ @: s
问题有点多，还请不不吝赐教啊！！！ 也希望其他各位大神 指点迷津！
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作者: Log07071222    时间: 2015-7-3 11:26
还有 就是告诉设计时的过孔 设计原则，如果选择合适的过孔，还有如何换层！！
5 e4 J0 ~8 |( j3 K9 m% e  u上面 写错了事是 特征阻抗 不是电阻！！！还有铺铜时的网格密度选择！
作者: yujingfa    时间: 2015-7-3 12:35
建议楼主赶紧找本信号完整性的书集看看，好多问题
作者: 菩提老树    时间: 2015-7-3 12:39
Log07071222 发表于 2015-7-3 11:23
1 w% t% o4 [9 U( H& x9 e# J) r7 X$ P然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
0 I# q4 Y7 o  Q. f3 m6 k' }常见的就是源端50R串联匹配，消除二次 ...

# c# u. Y. ~% j  F0 @& |是与ODT有关系。
作者: fallen    时间: 2015-7-3 13:36
xingnuolgsx 发表于 2015-7-3 11:153 d* O+ H7 [, S+ `) a- f
目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读 ...

; ^1 _& p" h! Q+ F- n& [没什么好的建议，你可以不用磁珠改用共模电感试试，使用磁珠的见的少。
作者: fallen    时间: 2015-7-3 13:38
Log07071222 发表于 2015-7-3 11:16
: F: A4 C+ ~$ o4 V" S4 N我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然 ...

. x4 Z% k) k9 m6 P' l保证走线90欧阻抗匹配。
, e/ L7 \7 Z: o* f1 W7 D0R只是起到部分的作用，比如不可避免的要打过孔，以及走线的阻抗不连续。+ U  |9 L) T$ P, V& |- J+ z
作者: fallen    时间: 2015-7-3 13:45
Log07071222 发表于 2015-7-3 11:23
0 _3 C' o5 a) L4 ^然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，2 h2 [, r6 ^7 J; r, T. Q
常见的就是源端50R串联匹配，消除二次 ...

1 G# D* U- b/ Q6 R) A+ _跟ODT有关系。; t! H2 i% F+ Q4 G  x5 g$ ]
其他的你问问大师吧，
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作者: Log07071222    时间: 2015-7-3 16:38
fallen 发表于 2015-7-3 13:456 U/ }( B7 k5 Y2 G
跟ODT有关系。
; y2 m" g) I) K9 C7 ~% Z其他的你问问大师吧，
6 I" G) u9 K: I( Y, |3 o# i
谢谢！！！哈哈，最近几个月　看了很多书，但是，
/ u2 }$ c; p  M有些东西知道好像是那么一回事，但是又不是很确信& `0 W+ B7 ~' c2 `& M
所以需要大师　给出确切的答复
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作者: Log07071222    时间: 2015-7-3 16:38
坐等　各路大师　继续跟进啊，贴文章　文档，+ ?! u6 M/ S; n& [# G0 o
都行
作者: lzbjinghua2010    时间: 2015-7-4 07:38
学习了
作者: toffee520    时间: 2015-7-10 20:21
学习



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