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标题: 6月13日Cadence培训-Allegro全流程实战设计-学习心得 [打印本页]

作者: 3dworld 时间: 2015-6-18 23:51
标题: 6月13日Cadence培训-Allegro全流程实战设计-学习心得
交作业了
阿杜老师的培训总是有意外的惊喜和特别的技巧。
1：结构图的导入，看了一些培训视频，都是从建立电路板开始的，上课了才知道可以从结构图来导入。结构导入时，要注意导入层叠名字设置等，这个没有掌握住，要去学习学习。
自己导入遇到了问题：
（1-1）：没有防止手拿的图标和定位孔，不知道有没有和我一样的情况？

（1-2）：导入后，建立route keepin和package keepin，是用z-copy命令，选择边框无效。提示：不是闭合的图形，选择无效。
大家是怎么建立的？求指教？
2：根据原理图相对坐标，生成摆放位置。这功能着实省力省事啊。比我逐一摆进去，高效省力多了，但是没有学会，汗颜。
3：snap pick to 功能的使用，准确的摆放安装孔。就一个字：准。

4：使用Move 命令，精确摆放元件LED。这个没有掌握，那位给再讲讲
5：做封装时，通孔的位置可以调整，做出更大的焊盘，有利于焊接。
6：T型拓扑结构的注意事项，主线长度一定要大于分支线长度。不然就成了星型结构了
7：侧插插针注意开口方向，开口处的元件不能太近，以免影响使用
8：bus rat 的显示，根据bus rat的情况，确定层叠结构。无意中打开了，现在不知道怎么关闭。求指导。

9：PCB板的层叠结构，阻抗的控制，材料的介电常数设置，线宽和线间距对阻抗的影响。总之一句话，明白了PCB阻抗控制的源头。

从这里有点跟不上节奏了
10：约束管理器的设置，提取拓扑结构和编辑，net group 、class、pin pair的创建。等长控制
11：布局的规划，电流导向的规划，走线的设置，修线，铺铜的设置，电源的分割，铺地铜和平衡铜
12：Place菜单下的Via arrays 的使用。哈哈，汗颜啊，我是一个过孔一个过孔放置，全手工啊。
13：芯片管脚长度的导入 pin delay，对等长要求严格的情况，必须考虑芯片的管脚长度了。
14：导出结构图，设计配置的导出，约束管理规则的导入，调整丝印层，原理图的反标。
15：制板的说明，钻孔文件的生成，geber 文件的生成和打包。
最后感谢阿杜老师的精彩培训。下次要好好学习了。
提个建议：杜老师，除了培训目录外，能否把下次培训里的技巧和会讲到的功能，难操作的地方，先简要说明一下。让我们上课前多准备准备。

作者: xuzw 时间: 2015-6-25 18:40
上次的课没有去听，第2点什么是原理图相对坐标啊

作者: 3dworld 时间: 2015-6-25 21:42

xuzw 发表于 2015-6-25 18:402 C* ~3 Q: L6 N, W& q9 q" ^$ Z
上次的课没有去听，第2点什么是原理图相对坐标啊

我还没有学会，只是看多了杜老师的演讲。有点像按room摆放，但使用的是原理图中元件的相对坐标，原理图中某页的元件都摆放在一个区域内。
具体还要请杜老师解释啊。
@dzkcool

作者: dzkcool 时间: 2015-6-26 09:26

3dworld 发表于 2015-6-25 21:42
2 p% X5 v& d! d1 l8 |9 [0 f我还没有学会，只是看多了杜老师的演讲。有点像按room摆放，但使用的是原理图中元件的相对坐标，原理图中 ...

那是Rock开发的Skill插件功能。

作者: qq331217160 时间: 2015-7-1 14:04

dzkcool 发表于 2015-6-26 09:26- D) y ?. Y1 `$ W' v; m: m
那是Rock开发的Skill插件功能。

这个功能论坛上是不是没有呀，找了好久没找到

作者: dzkcool 时间: 2015-7-1 14:22

qq331217160 发表于 2015-7-1 14:04
' c' f2 l- |) J, E这个功能论坛上是不是没有呀，找了好久没找到

有其他人也开发了类似的插件，好像很久了，不好找了。

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