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标题: allegro新手学习记录贴 [打印本页]
作者: Aiby2015 时间: 2015-5-16 10:28
标题: allegro新手学习记录贴
本人新手，最近才认真接触allegro，因为是学生，所以时间会比较多，此贴会持续更新，希望各位大虾指导。欢迎吐槽，不喜勿喷啊。之前一直用AD,现在想转到cadence。QQ 1171638763 人在桂林 下面盗张图：
! y; \; l+ N7 M, Y0 I3 r
$ m+ }, B5 c' y3 W R
作者: Aiby2015 时间: 2015-5-16 10:44
现在，问题就来了，谁能告诉我allegro总class和subclass得具体意义？因为最近在画封装，不太清楚这些层的意义，在网上倒是看到一些，但是并不全。下面我会上传我找到的资料。
: ]$ h7 j4 }2 U# M- J; z
5 ^6 x; {' i/ M0 Q' t
Allegro PCB Editor中的class和subclass讲解.pdf
(249.67 KB, 下载次数: 71)
& [ ~3 }$ H" s# y, T: ?
8 o! D- K9 F V! \6 U0 s' ]& ^
& i1 l4 d. L" s) ^. A
作者: Aiby2015 时间: 2015-5-16 10:45
别沉
作者: kinglangji 时间: 2015-5-16 11:54
周末人少，不过这样的帖子早晚得沉。。( p, N4 ?# c A# t7 ^) i/ i, e% c
class和subclass顾名思义，就是组的意思。
) _. s9 x, X! R# T$ M- e9 }; [把相关的层面分下组，就是现在的class了。而sub就是把相同的实体放到一层。1 ~6 t4 G) H# l
这个用文体不太好表述，你用的多了，就自然理解了。# e! y4 E$ y0 \ X8 {! d
关注几个重要的subclass，比如solder，paste，silk，这样，对于其他那些组，也就慢慢理解了
作者: Aiby2015 时间: 2015-5-16 12:49
kinglangji 发表于 2015-5-16 11:54
; P+ }5 u3 j6 C o9 ~周末人少，不过这样的帖子早晚得沉。。% K9 T! w3 @" v9 p
class和subclass顾名思义，就是组的意思。/ l* r+ K# {) q# q5 r! o% m1 S
把相关的层面分下组， ...
* Y% r2 \& {2 a
H. M0 k, p- x5 q% s6 g6 B) w
作者: Aiby2015 时间: 2015-5-16 13:26
http://wenku.baidu.com/link?url=cWk9XPHxho9mFifrW6WXPyizK9bSX-VedWgDIsAqFJoEa4geg5CiCpWEyj9eRSyo1e0-5HSIpfDqKufkxCLk4zFS-BUeIDLhWMZ8QURZPzW今天看到的一些信息，分享一下~
作者: Aiby2015 时间: 2015-5-16 13:42
下面是今天看到一些为I觉得好的资料，给大家分享下：: f% T7 A; w' B$ m2 P9 L/ s% V: T4 u# Y, D
Allegro画元件封装时各层的含义
# @: y. I' G, Gpad目录/ s% U) l' `6 ?) S N" W. s
* b! f& ^1 J; `, J) a7 |
+ S& d' d! m: Vpsm目录（或者把PSM目录分为：shape目录、flash目录、package目录）$ q. {9 l: F, v" I0 ?. C% J
& P v0 q* l, F
1 A! \( U8 O- W* h7 k# t4 U ? I- M* @
/ a5 G7 H( c7 `8 a; a0 a
封装制作步骤（前提是焊盘建好了~）) d0 R' q! k) A, s9 j, _
1、添加管脚，可用 x 0 0 命令来定义第一个点的位置；
' ~% _% K2 _: y+ n/ R; k" B: m: p1 b* P7 m" l' n0 S* Z
; N. Y3 {/ I& j* h$ L$ |4 j. m9 K2、添加装配外形，设置栅格25mil，选择ADD->Line 3 |4 e( o# j" E7 T
class和subclass 为 PACKAGE GEOMETRY/ASSEMBLY_TOP；. j9 B- q/ k& S) f' G8 \5 T1 A S
添加丝印 9 }. ]5 O" u$ C3 V. J
class/subclass为PACKAGE GEOMETRY/SILKSCREEN_TOP;
7 p! ]4 k8 j, L: s
8 l) S+ n) _. ^! u* y# K9 ] V
1 g3 L* u, T- X% q [6 ~0 j9 N; ]3、添加标号RefDes% B3 h8 R" |# m: ~3 Q
class和subclass 为 REFDES/ASSEMBLY_TOP;输入U*；放在器件的中央；/ v0 Q* x% j* \& V$ Y1 ]
class和subclass 为 Device Type/ASSEMBLY_TOP;输入DEV；放在器件的中央；3 I$ q" n2 X( P6 e: L$ X+ g# k
5 b# u$ H+ U, O# P5 B+ _$ G; w8 }4 B; C* | @
class和subclass 为 REFDES/SILKSCREEN_TOP;输入U*；放在器件的上侧中央；
& T9 h. Q& Y, ]" ?2 vclass和subclass 为 Device Type/SILKSCREEN_TOP;输入DEV；放在器件的上侧中央；
- l7 l o# R6 r( h$ l7 p4 v0 t: X% ?: f: C5 k% |; x# |, \
% d6 I) t) d% q$ Q% C) {: i7 B
4、生成封装边界，点击SHAPE ADD；画出封装的边界。可以检测器件没有放重叠；
6 i- N6 x! }/ n$ mclass和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；; q: Y+ X# w) V q! V
. q( z# \2 L# J S- H1 p
8 Q0 ]9 f# r- h# U/ B2 O' n4 A
5、定义封装高度（可以选择）
( w' L4 i/ }9 Z' r# H选择Setup->Areas->Package Boundary Height;4 q- r9 |, p7 t" a( O- Q5 V. L
class和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；
- ~" `, x& n* s" h5 C点击刚才画的封装边界，输入高度；8 m% D* r5 C8 ^! ~8 k
( _2 }7 H+ E/ }% W, _; _& U' M( O4 ~- N. k/ n. X
6、添加测试点不能添加的区域（可以选择），点击SHAPE ADD；添加阻止测试点放置的区域；% Y1 Q& ^3 O' a. I' p/ s k
class和subclass 为 Manufacturing/No_Probe_TOP；" ~, P; I# F; y$ D2 {1 l! Q# k3 s
! `% A" F' P" G
1 D5 F5 J$ F' a' ?6 c4 x$ |PCB封装的一些规范：1 M7 M$ y5 v4 w4 j5 Y$ h) n4 t2 m0 h
1、在LOLDERMASK_TOP层定义的大小规则：在尺寸允许的范围下，相对BEGIN LAYER层，可以大10mil（两边相加，
! Q( |& p6 U3 I/ ~: x- x+ {' V3 X 一边就是5mil）;在小尺寸下，大6mil;- b7 F! F' N$ |4 W2 @2 M* U7 v: _
4 L& l; W/ C( x4 U9 l3 r! {" Z/ {* o* N; H! g4 `
2、对于普通的通孔器件，REGULAR PAD 比DRILL 大20mil； 其它特殊通孔视情况而定，比如说打的过孔可以只大10mil;
, u$ ?0 m) M# M- O! c
% U p! E' ~, V8 Z& r# ]) W' f H m2 x8 ~2 r; s# F ^& V6 P
3、对于普通的通孔器件，THERMAL RELIEF、ANTI PAD比REGULAR PAD大20mil；其它特殊通孔视情况而定；
0 c7 k4 l) g7 s, A, S4 Q: c# K1 c) a: f5 D2 u K& T
* H- W! A( F" ?4、做器件时必须把DATASHEET做上标记，DATASHEET的名称改为所做器件的名称，然后拷贝到集中的目录；5 J; g8 u: z- @
& B2 w6 T# K: I, D* t' J7 f9 W ~4 _6 q7 R0 T5 ^9 q
做双排封装的时候
. j4 q' y2 N4 t/ a7 q1、 e = e;
; N! `" j4 d% S" G2、 e1 = Hmax + 24mil(0.6mm) - 焊盘的长度;
( G" w% N& t( _% K) M/ J3、 E = Emin - 20mil(0.5mm);8 ]) C8 u- y+ L+ _1 P2 J" u
4、 D = Dmax;
( `+ S+ ?9 I- {- ^# y
- D B7 M+ k/ V+ ~9 R * n+ f, Z$ Y9 V* r$ W/ z; z
大部分是复制的，莫喷。
8 q2 p6 c) H2 x6 `& f% _- ~
作者: Aiby2015 时间: 2015-5-16 14:17
焊盘制作各层介绍：
`$ [( t. S/ A) E, ^$ X7 {3 x) d& Y! I
silkscreen top:是字符层，一般称顶层字符或元件面字符，为各元器件的外框及名称标识等，都用此层进行布局，个人认为最好与place_bound_top相同，且带有1脚标识。
assemly top：是装配层，就是元器件的实际大小，用来产生元器件的装配图。也可以使用此层进行布局；外框尺寸应该为元件除焊盘外的部分（body size）；
place_bound_top：是元器件封装实际大小，用来防止两个元器件叠加在一起不报错。外框尺寸需要包括焊盘在内。
1.
关于焊盘的准确尺寸，大家可以去网上下载软件LP Viewer ，我装的是LP Viewer 10.2，也许现在有更高的版本，这里有国际标准的封装及尺寸，画元器件焊盘及封装的时候，可以参考这个软件。
2.
2.1 Regular Pad：具体尺寸更具实际封装的大小，可以参考LP Viewr里面的尺寸。
2.2 Thermal relief：热涨缩间隙，常用于相同NetList的填充铜薄与 PAD 的间隙。通常比Pad 直径大 20mil(0.5mm)，如果 Pad 直径小于 40mil，根据需要适当减小。
2.3 Anti Pad：抗电边距，常用于不同NetList的填充铜薄与 PAD的间隙。通常比 Pad直径大 20mil(0.5mm),如果 Pad 直径小于 40mil，根据需要适当减小。
2.4 SolderMask：通常比规则焊盘大4mil(0.1mm)。
2.5 Pastemask：通常和规则焊盘大小相仿。
2.6 Filmmask：应用比较少，用户自己设定。
再次归纳：
1.贴片焊盘要有SolderMask_TOP和Pastemask_TOP。 通孔要有SolderMask_TOP和SolderMask_BOTTOM，因为两边都要露在外面。
盲孔要有SolderMask_TOP，因为一边露在外面。
埋孔焊盘不需要SolderMask和Pastemask，因为都在里面。 A0 `0 C& U( c: x* D
0 v) x- w. P9 g7 H' R" H
, h7 X: C# F' l+ }$ n2 N/ _. A% H( F6 h
4 ]% a' P2 U6 J; \- z; O
作者: Aiby2015 时间: 2015-5-16 14:58
今天就到这。
作者: xiesonny 时间: 2015-5-16 16:26
果然牛逼呀，我也刚学
作者: Aiby2015 时间: 2015-5-16 20:09
! V) B$ M* h% G4 s) N3 J: q: B一起 一起。5 D7 ~# _( P5 R% t1 y+ L; v! f
作者: Aiby2015 时间: 2015-5-17 15:58
今天做了一个有极性电容的封装，如图，下面带上文件。我是按照网上找到的封装教程进行的。如果有人在看请看看有何错误
CAP3.zip
(6.73 KB, 下载次数: 2)
4 x4 W$ s/ m% x/ ^, q
作者: longzhiming99 时间: 2015-5-18 10:09
为什么总是喜欢把格点打开，不伤眼么，要打开也行，改成其它颜色好不好
作者: 辉辉辉辉 时间: 2015-5-18 11:13
俺也在学习。。。。
作者: xiesonny 时间: 2015-5-18 12:36
. l; L O7 ~, M9 l' v
有道理，还是关掉好看，或者换格点颜色
作者: Aiby2015 时间: 2015-5-18 23:26
4 A4 }( k' R8 N5 l6 U' ]6 K! O1 n2 ], i
好~我试试
5 n% B$ T) y0 ^5 I4 A9 I
作者: Aiby2015 时间: 2015-5-18 23:26
: F, o8 n" c( e4 a, m5 x$ Y4 f
一起一起2 `' S0 y" {" R$ q
作者: Aiby2015 时间: 2015-5-18 23:33
今天画个9013封装，焊盘老师调不出来。后来发现是因为我的封装文件没放在有焊盘的文件夹里（路径什么的我都设置好了，就是不出来~），其实我觉得这是破解软件偶尔有的错误，个别例子，不知道你们有么？
" s" a) v' \+ x* e: v, {
4 M3 _! V1 ]$ z8 ]3 l% O' W. n/ }& {今天收集的：4 z) _1 U8 Q$ D4 W! y( w
/ M4 O' }' h4 D, A
测量方法。
+ ^. C9 C2 u' T5 n; o7 i
' j, J/ z, S a最近用Verilog ，这是什么原因？) k2 q0 S) e G
-
打开seasion log(记录窗口).PNG
(110.56 KB, 下载次数: 0)
作者: Aiby2015 时间: 2015-5-19 23:56
3 N: e) } q; f# T4 G4 D( ?开始我的第一块cadence设计文件~
. t% l' o8 ~7 r9 n4 Q
作者: jacekysun 时间: 2015-5-20 08:38
作者: Aiby2015 时间: 2015-5-20 23:51
# N, ?" t( p8 V" X& G
作者: Aiby2015 时间: 2015-5-25 10:59
前几日有考试~( _/ |% O3 J" x6 p
作者: bingshuihuo 时间: 2015-5-25 11:04
/ O6 J( u! p/ D, L% h' h4 p写的很不错!!!!!!!!!!!!
# A: a3 [3 p; t实际学习就是这样 % ^9 Z& b% W9 M" a# M: w
多练习 就会了 ; p0 p. X5 o) v+ E
7 P; w" W9 x+ e, {
作者: Aiby2015 时间: 2015-5-25 11:05
最近在试着画个图：4 Z+ n+ b4 [+ n3 J* Z# n$ p Z9 B
$ e9 R' ], S0 r5 M2 Q' J) K8 _- G然而，遇到个问题，我在orcad中连好的电源和地，在allegro中却没有连接在一起，有大神能告诉我一下么？网上说要把VCC_BAR改成VCC就可以了，我还没有试。9 k; A1 Q; n, w m) F# E
4 K6 N2 n+ E, A暑假要出去实习，大神们有什么建议？
4 l- \8 [' j- O8 ~+ d+ u' A+ l
作者: Aiby2015 时间: 2015-5-25 11:06
* O- I& Z0 [! I* j1 q& X
恩恩，我慢慢来~
$ v9 r9 l: }+ ]+ n/ s# E
作者: Aiby2015 时间: 2015-5-25 11:17
今天在网上收集的一些资料，大家可能不需要~实在太基础了~~~~~然而对于我并非如此：2 r! Z# H- G' v
VCC、VDD、VEE、VSS的区别) ]2 Y6 v$ h) l% ?8 L: v) j2 W
8 y3 l( Y. k ^: S8 z n
* p: m( T8 I1 L 电路设计以及PCB制作中，经常碰见电源符号：VCC、 VDD、VEE、VSS，他们具有什么样的关系那?7 U, u7 t; n( p( H- F" z
一、解释' ]$ C. k0 e+ I7 e( s
VCC：C=circuit 表示电路的意思, 即接入电路的电压
3 v/ \: g( X) C2 C, t; x VDD：D=device 表示器件的意思, 即器件内部的工作电压;4 s' E J, [! z% a9 Y* c
VSS：S=series 表示公共连接的意思，通常指电路公共接地端电压! P9 n( ?! k$ y5 P ?8 V5 a: y8 y
二、说明
' k& Q- W$ |1 m7 x- ^3 k# S( r: x9 G" { 1、对于数字电路来说，VCC是电路的供电电压,VDD是芯片的工作电压(通常Vcc>Vdd)，VSS是接地点。6 \2 v1 x% h, k3 A! [2 \5 x
2、有些IC既有VDD引脚又有VCC引脚，说明这种器件自身带有电压转换功能。
% ~4 U7 _! Q% u/ ]( h# r: w 3、在场效应管(或COMS器件)中，VDD为漏极，VSS为源极，VDD和VSS指的是元件引脚，而不表示供电电压。( s9 x: m: ^ P3 \
4、一般来说VCC=模拟电源,VDD=数字电源,VSS=数字地,VEE=负电源
, ~6 p+ r+ h8 O 另外一种解释：- Y1 ^. i) V" X- P
Vcc和Vdd是器件的电源端。Vcc是双极器件的正，Vdd多半是单级器件的正。下标可以理解为NPN晶体管的集电极C，和PMOS or NMOS场效应管的漏极D。同样你可在电路图中看见Vee和Vss，含义一样。因为主流芯片结构是硅NPN所以Vcc通常是正。如果用PNP结构Vcc就为负了。荐义选用芯片时一定要看清电气参数。.
. O- ]% N4 N( v/ n- r Vcc 来源于集电极电源电压, Collector Voltage, 一般用于双极型晶体管, PNP 管时为负电源电压, 有时也标成 -Vcc, NPN 管时为正电压.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台4 J; t) W$ y3 ]% H# N* G
Vdd 来源于漏极电源电压, Drain Voltage, 用于 MOS 晶体管电路, 一般指正电源. 因为很少单独用 PMOS 晶体管, 所以在 CMOS 电路中 Vdd 经常接在 PMOS 管的源极上
! ?: n3 n6 G' i; Y, N: p Vss 源极电源电压, 在 CMOS 电路中指负电源, 在单电源时指零伏或接地.* j' N0 t' X1 p- {0 E/ B1 K
Vee 发射极电源电压, Emitter Voltage, 一般用于 ECL 电路的负电源电压.8 P0 Q/ g" [$ e4 Z/ X2 S/ q
Vbb 基极电源电压, 用于双极晶体管的共基电路.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台8 V4 J4 ^: Z, a
/*******************************************************/4 T5 J- w o3 `) u. T. }
单解：
- [9 ? B$ _: T% h) {6 [( L VDD：电源电压(单极器件);电源电压(4000系列数字电 路);漏极电压(场效应管)
1 \% z# y4 T4 M8 L6 n, d7 N VCC：电源电压(双极器件);电源电压(74系列数字电路);声控载波(Voice Controlled Carrier)
4 X* b3 X* |5 O8 @/ E, K VSS:：地或电源负极1 B( X V: {) ~, G
VEE：负电压供电;场效应管的源极(S)- u% D k, ] q4 ?
VPP：编程/擦除电压。' ?9 h! w- e& f/ Y" S
详解：$ p4 H& W3 D0 i! X5 t5 a7 V9 k: M
在电子电路中，VCC是电路的供电电压, VDD是芯片的工作电压：
/ x4 c$ x1 W1 q5 J5 l& S- b VCC：C=circuit 表示电路的意思, 即接入电路的电压， D=device 表示器件的意思, 即器件内部的工作电压，在普通的电子电路中，一般Vcc>Vdd !
4 S I( w K8 ? VSS：S=series 表示公共连接的意思，也就是负极。9 H, p: V$ a Y# a
有些IC 同时有VCC和VDD， 这种器件带有电压转换功能。- |1 K" c' e6 g1 ]
在“场效应”即COMS元件中，VDD乃CMOS的漏极引脚，VSS乃CMOS的源极引脚， 这是元件引脚符号，它没有“VCC”的名称，你的问题包含3个符号，VCC / VDD /VSS， 这显然是电路符号。
4 g- [6 y) |# K8 Y8 j i; e2 ~ J: m+ p# v) h4 l# z* c% {
作者: jacekysun 时间: 2015-5-25 11:38
作者: 水滴石穿 时间: 2015-5-25 16:42
6 Q Z; o) H) E$ ~- c% p/ f% ~楼主用的哪个版本的软件，可否发我一份。我也想学allegro，一起学啊。前几天下了cadence-spb.15.7,没有破解成功呀呀呀。谢谢
作者: Aiby2015 时间: 2015-5-26 23:21
' T! V# Q# d9 `) z, q7 t
以上是我电源的参数，但是没在allegro里有电器连接，GND倒是能正常连接了，就差vcc
+ x. t" J8 ?$ v& Z
作者: Aiby2015 时间: 2015-5-26 23:22
有知道原因的么？
作者: Aiby2015 时间: 2015-5-26 23:23
4 D( v9 ]: `* W/ S' \0 V
我用的是16.6的，下面是连接~链接：http://pan.baidu.com/s/1ntl7if3 密码：4yal 一起学习吧~~* Z, }) B T& }
作者: Aiby2015 时间: 2015-5-27 09:28
今天找到了上面问题解决的方法，首先我在网上看到人家的标记方法：
. S- K0 [) B+ j3 w
8 @* c I1 L- L( V2 G/ L; ~按照这样的标记就能有电器连接，而我之前的标记方法就不成！, q. W( _& l- O& h
/ A+ i9 O6 c7 U6 z [# {为什么标记vcc5v不行，然而标+5v就可以？我觉得是不是我的软件问题呢？没所谓，现在所有线都连上了。2 i0 W6 R2 K9 n+ ^
0 t' a }; h; D! T
今天笔记:生成元件清单，选择dsn文件——》bill of materials
$ Z: z7 n% |3 T+ ^! d
就是不知道肿么打开。
) l3 D/ B( e8 o( b. I- g+ {3 f
& M ?( F0 r+ Q l
-
QQ拼音截图未命名.png
(119.15 KB, 下载次数: 0)
作者: bingshuihuo 时间: 2015-6-1 22:30
俺也在学习。。。。
作者: Aiby2015 时间: 2015-6-3 08:26
1 ^' E# t* U5 X O
一起一起~1 ^, j3 U) o6 o
作者: flyheart 时间: 2015-6-3 10:03
Aiby2015 发表于 2015-5-27 09:28
: ]/ X1 _- U2 G# s今天找到了上面问题解决的方法，首先我在网上看到人家的标记方法：
. t2 n+ V' y' n! k' L7 w
. n. ^* W0 X- `# d按照这样的标记就能有电器连接，而我 ...
我试了。没有问题7 @ q/ \! {- T- Y6 i4 ?
5 |/ `! m6 n+ j# z8 M$ u+ l
6 N; z* R: N$ m( e% A: O! w0 O# n
5 q5 y: i g; i
0 K; ] k; {+ f. [
作者: Aiby2015 时间: 2015-6-3 11:18
然而我的不行~真不知道为啥
作者: Aiby2015 时间: 2015-6-3 18:05
感谢网友推荐的书~~~5 x8 W+ }0 Y4 W) S3 Q$ D* L
作者: tanxijun0870 时间: 2015-6-5 17:07
抽烟的娃，还一本正经的学这个，赞
作者: Aiby2015 时间: 2015-6-6 10:07
开始布线~ - a( T8 w" E9 O
作者: Aiby2015 时间: 2015-6-6 10:08
$ G1 [0 Z" M+ p9 b- n+ {
今天开始戒了~话说工科男谁没这嗜好~0 j" {7 B j' F. b7 C
作者: jacekysun 时间: 2015-6-6 10:11
good
作者: Aiby2015 时间: 2015-6-6 10:12
2 Y3 E! S& Z2 L5 a# y% ^你这ID好熟悉！( ~5 H2 z& M$ a1 U! H; B( J8 v) Y
作者: Aiby2015 时间: 2015-6-8 10:45
求助~~我之前把电源网路隐藏了，由于想手工做板，只能是双面板，所以我想把之前隐藏的电源网络显示出来，这样好布局点，but我现在不知道该选哪个显示~~~
7 D) D1 v) D8 @$ K9 f/ p, Z6 c x2 X
}$ N' \2 W$ h7 N) A4 `& w5 O
作者: Aiby2015 时间: 2015-6-8 10:47
- I* e% @! c4 W8 T. E
不对啊 你都4级了 
怎么可能才学
: s) i9 n4 ^6 C1 l6 C* m3 N/ P
作者: Aiby2015 时间: 2015-6-8 11:14
Allegro16.6约束规则设置详解
1 U* G5 a9 R$ q, z; x. V
Allegro16.6约束规则设置详解.pdf
(5.19 MB, 下载次数: 32)
: \9 j* h1 C' ]9 u+ P
今天网上收集到的 觉得挺实用
9 s6 a) b) F X6 Y x+ c
作者: somexu 时间: 2015-6-8 12:28
超級贊的帖子
作者: Aiby2015 时间: 2015-6-9 01:47
somexu 发表于 2015-6-8 12:28! m. S& W0 b& M; [' D
超級贊的帖子
1 J4 d7 B$ @ C$ T o就是记录罢了～希望指正
! x/ U2 t$ N( W0 H( [" C% @世界那么大，我想去看看。我带上你，你带上钱，你一定要带上钱啊！
作者: Aiby2015 时间: 2015-6-9 11:03
求助：今天铺铜，我知道我自己规则没设置好，所以出现了很多错误，问题来了。。我不知道肿么设置规则啊~~那些选项我都不知道什么意思！！！
8 x0 a# a/ O4 n1 Y& k
2 x4 e8 p2 O. e2 }. y6 i
作者: Aiby2015 时间: 2015-6-9 11:10
3 W/ ]$ b, z9 l, R
这个问题解决了，就是在edit里把飞线的隐藏属性去掉就ok 了。
o: V* w; d! d/ F- I7 I
作者: Aiby2015 时间: 2015-6-10 11:01
LISTING: 1 element(s)
5 x7 W) z! f1 [- K8 j9 G
/ z7 _ m% i8 }9 ^+ l$ V < DRC ERROR >; f1 {6 |, \3 i. B$ A
; j0 Q, p7 q% r6 J7 u% G5 I0 o Class: DRC ERROR CLASS) p2 @, l" [. e& P+ V& _
Subclass: TOP9 D5 S( T3 M s. W+ c3 ^: G* h
Origin xy: (2096.00 2275.00); }$ m4 n& x- u& e+ `, w" a* n
Constraint: Line to Shape Spacing
6 O' S8 T4 E, c Constraint Set: DEFAULT
6 J" S9 x T! s6 R Constraint Type: NET SPACING CONSTRAINTS
7 e' T, W; |$ D+ ~8 @: Z) Q/ X+ l6 F4 Y9 ?) g
Constraint value: 10 MIL
$ ^9 A) o& u! h, Y Actual value: 0 MIL6 I! U1 X# H/ F- j6 @4 H" n
5 K; d c% i( ]7 S& c
- - - - - - - - - - - - - - - - - - - -4 T& ]' n9 `; W+ S
Element type: SHAPE2 Y V5 B( `* b
Class: ETCH# w. T# L0 V) {1 J$ g. U s, m: a
Subclass: TOP5 G) R. d# G- `2 u
4 }2 a I) H9 p% X
On a Dummy Net: s; G9 l0 ^) @; G! h/ _% F$ D$ x
, P5 o! G- R! P; H7 o0 y - - - - - - - - - - - - - - - - - - - -
3 M# e3 a# e/ P; U# A Element type: HORIZONTAL LINE SEGMENT" D+ q' `" a4 X; ]5 K$ `
Class: ETCH: a+ K9 q+ v5 U
Subclass: TOP
* t8 A- b' _8 `5 [* [) D7 `7 N2 ?, N+ ~% T( I0 _( a8 N4 p
part of a connect line5 m, T/ M+ L4 n" c" h
Part of net name: TXD% U" d5 A6 U* S; P, e' t* N$ _3 V
8 T! y* i! r9 N$ @1 J9 M1 M' fsegment:xy (2096.00 2275.00) xy (2203.00 2275.00) width (10.00) / c% e) |5 y4 l' N0 K
6 O1 M7 X3 X3 t" P9 I4 F! z" T! g
- - - - - - - - - - - - - - - - - - - -6 e2 N$ d, y+ g1 A% S
这是错误信息！2 X! O8 j* W2 ?8 y1 ]
! Y# e* X" y: x, S6 J: v% @
作者: Aiby2015 时间: 2015-6-11 02:36
今天 突然想出去走走 所以打算明天出去浪浪 课就先不上了～
作者: Aiby2015 时间: 2015-6-13 21:37
上几张前提出去浪的照片 希望大版不要删帖 ，大家有兴趣可以去看看，是桂林龙胜的龙脊梯田。 我真不是水。。。（还有我前面敷铜的问题真没人愿意帮小弟解答么~~~~~）
7 N" f/ S3 `4 K/ A$ H
3 |, ]0 M5 v' h+ L6 I; y' m2 Z( [- h
作者: Aiby2015 时间: 2015-6-13 23:58
) m/ j% b' Z7 d6 O2 J8 G& U怎么这么功利呢！！~~
' @* y& h. m, q6 D7 L% A5 n0 F
作者: Aiby2015 时间: 2015-6-15 20:10
解决了，原因是我负片敷铜了！% ?# n4 F/ x; ^, l4 Z. j9 b
5 n9 O K6 l5 j7 J& S/ F; R% U; X问题解决了就好~感谢网友啊！
1 K( ^3 Y9 G/ y铺铜问题~求助, B$ i# ~2 B$ R; B2 R/ h
https://www.eda365.com/thread-109815-1-1.html
8 N2 c' R: @. M(出处: EDA365电子工程师网站)) }* b1 x+ |$ I: z- L
$ l4 `. r7 p4 I+ [' R$ @. v: q
9 `/ A) c2 q+ i6 O# j N; m
作者: Aiby2015 时间: 2015-6-16 17:32
今天在准备出光绘文件的时候才发现我没把所有文件翻到top层来，我以为只要元件边框是top层颜色就说明元件已经翻到top了。然而这样的想法并没有什么卵用。以后得在display中查看才行。. S- K9 [( K1 |; `
$ C# u6 D5 Y2 L: a# [: Z5 z. c8 P1 _, J
! w5 L+ q, D" Z
作者: Aiby2015 时间: 2015-6-18 15:07
陆陆续续看了1个月左右的于博士视频，今天看完了。制版的大概步骤都走了一遍，从画原理图到allegro到出光绘文件 ( k! s% ~4 ~0 M: |3 f _( y3 s' V* T
我现在想知道我下一步是要干嘛？不知道有没有大神能指点一下？我之前的想法是把我画的板子给做出来（手工）。
; ~# ^' Q- M+ n4 i9 y我最想知道的是我下一步该肿么做呢？ 新手 很迷茫。求指导- b% g* b5 ], s: @; U S7 D
下面是我成果：: r' E3 G s3 o4 P
temperature measurement.zip
(9.29 MB, 下载次数: 4)
& ^( _: P6 w4 S/ |
% d7 Q8 z3 N) {) G
作者: 3dworld 时间: 2015-6-19 21:48
非常好啊，一点点的学习
作者: Aiby2015 时间: 2015-6-23 18:43
3dworld 发表于 2015-6-19 21:480 ?. u7 [) X8 I8 J- `. U, |: c
非常好啊，一点点的学习
嗯嗯 最近考试，没怎么花时间在上面
作者: lg2841 时间: 2015-6-24 10:33
不错，不过最好能在系统有条理一些
作者: Aiby2015 时间: 2015-6-24 19:16
# _: W' F" J; V0 m" c3 A v
好！
% u' g8 Z7 R" y- L
作者: Aiby2015 时间: 2015-7-6 00:35
这段时间因为考试加上发生了有些事情 我要处理 ，所以有10天左右没有学习了。从今天开始继续记录。
作者: wtr_allegro15 时间: 2015-7-6 09:01
学习！！
作者: Aiby2015 时间: 2015-7-8 14:14
我打算做手工板 所以需要将pcb打印到转印纸， 可是我现在在allegro转印出来的pcb图铺铜部分并不是实心 的 ，我担心会断路所以求大家帮帮忙。。。能解决么？
作者: Aiby2015 时间: 2015-7-8 14:14
+ Y( s4 N, l9 c3 j哈哈 我就是没事干瞎逼逼
作者: Aiby2015 时间: 2015-7-31 13:41
放假了，有几周没学习了。现在放假有点时间了。接下来 我要继续学习我喜欢的东西，当然我也会持续在这里记录。因为我打算考研可能只有晚上的时间。* T% ~8 ?$ n: U8 H+ c
前面没花时间真是内疚。
4 {7 j2 M5 E- e! C7 |: m+ Y1 H8 {
作者: bingshuihuo 时间: 2015-8-27 20:03
没有关系 只要加油 肯定会做的更好
作者: Aiby2015 时间: 2015-8-27 22:42
, B: F0 t# j* Y* ^恩 好 最近回家 也没做 但是我会坚持的
, h/ S% q7 |3 g. V) r
/ K3 G, _1 Y8 o, w1 {: d8 g
作者: Aiby2015 时间: 2016-3-28 15:49
我回来了！！！！ cadence我还会继续 ，现在大4 有创业的想法 但是我认为对于自己喜欢的东西还是得继续学。前段时间因为考研，放下了cadence，现在我打算从新再来！考研当天出意外 。。。。也就不提了。。。。
作者: Aiby2015 时间: 2016-3-28 15:56
之前就一直有和我一样的朋友问我怎么样预览cadence自带的封装，我在这里给大家总结一下。 直接上图！
5 B, ^4 R% f l8 U" A5 I9 c
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