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标题: DDR3 地址线和数据线的时间差问题 [打印本页]

作者: jacksaon 时间: 2015-4-11 15:16
标题: DDR3 地址线和数据线的时间差问题
[img]file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\RZM1WVTAL2{E{K[EC[OJ37S.jpg[/img]
公司已经成品的DDR3的布线长度，我做了统计,DDR3_ADDRESS 和 DDR3_CLK的时间差是-290ps,并不符合ZYNQ-7010手册上写的file:///C:\Users\jacksaon\AppData\Roaming\Tencent\Users\924395265\QQ\WinTemp\RichOle\B3@QZ_0@6(1~WY){7VK0V5J.png正负10ps
求解释

作者: littlepig 时间: 2015-4-11 17:08
图片上传失败哦

作者: zlpkcnm 时间: 2015-4-13 10:08
请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个信号的芯片封装内部走线长度需要计算在内的。

作者: jacksaon 时间: 2015-4-13 10:15

littlepig 发表于 2015-4-11 17:08
5 i/ g1 w; q1 w% k6 W/ _图片上传失败哦

是的，比较失败

作者: jacksaon 时间: 2015-4-13 10:16

zlpkcnm 发表于 2015-4-13 10:08! \% \" z( H' K( P/ \% z' o
请问楼主是怎么DDR3_ADDRESS 和 DDR3_CLK的长度的。你是否有将芯片内部的长度加上。在做DDR3走线时候，每个 ...

呵呵，已经解决了，，网页链接：http://bbs.ednchina.com/BLOG_ARTICLE_3022001.HTM。。。。需要注意的是端接电阻走线长度不需要考虑在内

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