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标题:
layout布局经验个人总结
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作者:
tb52088
时间:
2015-3-19 17:31
标题:
layout布局经验个人总结
前的准备:
8 a2 b2 _: q" [) H: p
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
7 @5 p6 {2 s* ]+ _$ u
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
9 b3 x9 b1 O$ K7 ~6 q9 J
3 布局前考虑好出PIN的方向和位置
/ H( T6 {/ X* g: Y$ `6 A9 ~5 e& s
4 布局前分析电路，完成同一功能的MOS管画在一起
% N! I+ D+ p! j7 y/ Z
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
9 ~* N9 X; e, U% ?* H
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
2 X0 n8 b, n! [/ Q
7 在正确的路径下(一般是进到~/opus)打开icfb.
9 `) N' n/ I% a( Z9 O2 q! r
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
2 Q- ?, ~5 |3 L+ y4 {
9 将不同电位的N井找出来.
; i+ K0 m3 V7 q, B6 Z
8 Y* i- Z1 u, q# v8 L$ j
布局时注意:
: `/ O/ c; \0 g1 Z5 h$ \
10 更改原理图后一定记得check and save
: ~0 W+ W; D& f: T" l! u
11 完成每个cell后要归原点
* o& f! l( h+ v* a4 A
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
9 N3 y' |! Q7 y( a
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
2 q) i3 j8 h' k3 S6 M- p+ H
14 尽量用最上层金属接出PIN。
" x+ b% t- s( o# P* y
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
! _! h, u, f, B1 z/ d2 i* u
16 金属连线不宜过长；
( s5 i. X# W6 N5 [) y$ W9 F
17 电容一般最后画，在空档处拼凑。
! G! e; B/ E) @. B# H4 _
18 小尺寸的mos管孔可以少打一点.
# f8 K8 G& p" W% C
19 LABEL标识元件时不要用y0层，mapfile不认。
5 u: g7 N. k3 n1 n" X' G, Q) c
20 管子的沟道上尽量不要走线;M2的影响比M1小.
( V! O0 P$ Y* q0 r- y9 C
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
8 B8 f$ P$ t1 n' `8 ^7 O
22 多晶硅栅不能两端都打孔连接金属。
" M) u% x- B$ J4 ^4 Q* c& V/ J
23 栅上的孔最好打在栅的中间位置.
X7 a0 B, |4 y; ]) N+ l# A4 \
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
0 z9 K T' s [4 l& C2 n3 K7 z
25 一般打孔最少打两个
$ u- G5 ?) J- I \' K' G
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
{6 |2 P4 o \, j+ U) D6 n5 y7 n
27 薄氧化层是否有对应的植入层
% n9 `4 x6 A8 e" `
28 金属连接孔可以嵌在diffusion的孔中间.
. U: T! j3 O# ?5 e' Z+ B: S7 r
29 两段金属连接处重叠的地方注意金属线最小宽度
" j5 K* Y! L9 L* W4 |
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
. @+ e! F, G) Q @0 M. p }
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
* Q- L. E4 r6 F0 p& |! `; x4 R- C
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
6 V7 Z/ |/ D. c2 m+ N
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
/ ~ i& r* F% g
34 Pad的pass窗口的尺寸画成整数90um.
/ ?- I0 c/ p5 d K) ?) m) C
35 连接Esd电路的线不能断，如果改变走向不要换金属层
H2 O1 g# q, o
36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
, {8 B2 s/ q' W( p1 n, C
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
/ V2 J2 U3 Y+ {- I
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
5 T/ [; T0 G9 h$ o% E6 J7 V. Y
39 Esd电路的SOURCE放两边，DRAIN放中间。
0 Z! t" A# ~ j" s7 T
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
* X: L5 `) D" w2 N! v1 g
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
) A4 {6 H* U& b# b, n c( ~: H* m
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
, t5 b8 x* |0 Z3 E, x/ V
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
, \7 @: s. n# P) w
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
k1 Z' _7 E: x" L- o" L
45 摆放ESD时nmos摆在最外缘,pmos在内.
( p: \. x; G5 _7 ? m5 l. w+ H- n0 V
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。
! e1 t0 t8 y, w) R) T
1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）
# j. Y4 Y8 [9 k8 ~" |. @3 D
21
$ L2 @" h; o6 d$ h! U, b1 K
中心匹配最佳。
3 T b( m" c1 H8 O/ `) d
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
7 r; Y. R5 F5 v1 z: V1 |
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
2 j! F9 g5 ]# [* ?3 E% b1 y: {
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
+ ?! j4 ^6 A# b! Z& i2 ` x
50 Via不要打在电阻体,电容(poly)边缘上面.
1 |. L% A& a& E9 d
51 05工艺中resistor层只是做检查用
: F3 Y0 x0 I5 [+ y* C7 T
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
+ y, p" h$ A& e' N. L; G
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
* P, T, @; ]) B+ _" P* g
54 电容的匹配，值，接线，位置的匹配。
4 P2 v* E3 ?; R, |
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
' g [: m2 }+ q& C: s/ b
56 关于powermos
) L5 ]% n5 K# R' w
① powermos一般接pin，要用足够宽的金属线接，
2 U) k' ?$ I, C1 _. O8 {
② 几种缩小面积的画法。
& @7 x4 i& H" d
③ 栅的间距？无要求。栅的长度不能超过100um
" c7 O( _& v/ J( z* Z: ?$ y
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
( g9 b3 \0 f4 a
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
9 l% L) j7 }2 I2 A {3 z
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
! H( D- x: X" N+ |1 v% A
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
; I0 k" l9 J: f, j$ q
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
) `' e0 e- z! [; U: Z* q! z* b! K
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
3 N3 g- C+ t5 o9 k
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
6 Y `, T$ U M- G% S% C/ c& d- U
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
/ `1 H/ v: L$ S
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
1 n3 ?0 f' B% k, {; I
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
7 G9 f; R8 w! }+ k; Q
67 如果w=20,可画成两个w=10mos管并联
9 e* [2 r' z2 T0 y6 K2 N, S
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
! |8 M- G* F" E& f2 D
' V( M! z7 c. b: |8 F1 E
出错检查:
0 M! E. W7 h; t. u5 q/ k9 h
69 DEVICE的各端是否都有连线；连线是否正确；
5 N7 [7 H9 J# b2 n7 W5 z
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
. v( a, z6 D( ]* k, |& ^
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
3 v8 \3 M- v+ b6 h% ^0 C
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
4 _& A: u% _6 c# s, s( H/ j
73 无关的MOS管的THIN要断开，不要连在一起
( D+ u+ V$ P8 B- ^
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
* [% L- @/ }& r; E
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
, [# u7 M4 W# K- C
76 大CELL不要做DIVA检查,用DRACULE.
0 ]( U! d/ o! ~2 g
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
% j* ~* b. O4 `: W
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
7 @& [4 E% u7 O
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
, E, s( I5 b, b# v; Z- u
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
# K- j+ J% b' Z2 l' n$ B
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
c# f# r2 _* ]- n6 c
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
5 ?8 {! e O, U/ E6 G; O" r
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
' ]# t& r2 p* k7 d; Q
1 ~" O" B8 u: ~& V \ |; U7 \1 z
容易犯的错误
+ W7 c/ U2 z& j) Z$ C5 Q) }) N9 X
84 电阻忘记加dummy
1 A, O+ c c4 A- X
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
- w! b+ k {: ]9 |
86 使用strech功能时错选.每次操作时注意看图左下角提示.
! Y5 T, c0 b9 f
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
2 w7 R+ U$ e9 J, U: Z, u9 {1 t- j
88 是否按下capslock键后没有还原就操作
+ q ]( a6 N5 y: S* ~
1 ?5 a5 y& L. S& w. n
节省面积的途径
) V- k8 E$ H: v, k' s+ y
89 电源线下面可以画有器件.节省面积.
9 [. X: ~ ~& w3 k
90 电阻上面可以走线，画电阻的区域可以充分利用。
! k3 J& ]3 }3 P [) q4 Q& k3 V! X
91 电阻的长度画越长越省面积。
+ g1 R3 g8 L: k d
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
: I& o+ x( x) _$ [
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
* @& s! ]* Q% W! I6 i
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN. 谢谢大家看到这里！！！
作者:
tianpu0501
时间:
2015-4-1 14:21
FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF
作者:
文子0
时间:
2015-4-2 22:17
学习一下
作者:
lulu09
时间:
2015-4-3 08:40
作者:
bingshuihuo
时间:
2015-4-3 13:50
楼主写这么长
6 z a# y+ Z8 t. Z* q3 ~* f) ~
实际上可以书写成文档
1 y9 _& N# x( L7 e
这么长
- v( M# N9 b: W1 x/ `( W
我估计看的人不多
! F8 W/ h5 v* y
只是描一下
$ w% x7 G& [% h( i' }* v
看说了些什么而已
作者:
fancyhu
时间:
2015-4-13 17:06
感觉看的懂一部分。
作者:
lost2013a
时间:
2015-5-26 15:51
牛牛
作者:
jiuyuehaizi
时间:
2015-8-3 17:12
mark
作者:
323
时间:
2015-8-25 14:48
谢谢
作者:
wayne1116
时间:
2015-9-7 16:00
感谢楼主
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