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标题: 关于AD芯片选型的问题请教 [打印本页]
作者: zzzljb    时间: 2015-3-14 14:51
标题: 关于AD芯片选型的问题请教
要设计一块8路AD同步（时间同步、相位同步）采集的板卡，分辨率≥14bit，采样率≥5Msps。AD数字输出进FPGA。AD9252是8路模拟信号进，8路数字信号串行LVDS输出；
) {- B. p: z/ L% yAD9251则是2路模拟信号进，2路数字信号并行输出（D0A-D13A、D0B-D13B）。
3 F6 u" T5 J' R# I理论上选择AD9252，一片即可；
+ p: z3 q5 J  Q- v5 b选择AD9251，需要4片，要额外考虑芯片间同步问题。
3 u0 x4 Q8 m3 @0 ?) T想请教下各位，如果串行LVDS输出，在FPGA内串转并时，是不是容易产生不同步的问题？如果并行输出，要多走不少线，芯片间的同步实现难度大不大？$ F  W& b: W1 [2 L* z0 T
初次使用AD芯片，有类似开发经历可否麻烦给个参考电路或其他优选芯片。, @5 U$ T- u# A0 i' y7 x7 i3 V
非常感谢！
7 S2 H. {; c6 m7 u% w
作者: part99    时间: 2015-3-14 23:22
本帖最后由 part99 于 2015-3-14 10:32 编辑
: s7 V- x# @7 Z! c  t2 T3 w  b  q# [1 M
并行时间同步好做一点，串行的同步在FPGA端有点麻烦。5 n) q4 Y) l: B, m+ s
不过，你的采样率不高，可以用9252，但如果PCB有位置，而且FPGA离AD芯片不远，最好还是选择并行。  K  c3 @5 Z; w! g" w1 }1 H- Z
如果你担心不同的芯片处理的速度不一样而影响同步，那么同一个芯片不同通道处理速度也有可能不一样，所以9252和9251是一样的。. U! s3 _3 B- @% g8 m7 b
不要在找其他的AD转换芯片了，analog device 已经是业界最好的了。
作者: part99    时间: 2015-3-14 23:26
如果用9251， 建议9251输入的时钟由FPGA打进来，而FPGA的采样时钟由9251的输出时钟来提供。
作者: 戏出东方    时间: 2015-3-15 21:32
以前用过4个双路并行的AD7760，芯片有个同步管教，同步比较好做  9251没用过
作者: zzzljb    时间: 2015-3-15 22:58
戏出东方 发表于 2015-3-15 21:32- x) w# u* n. {+ C1 l6 r4 X3 M
以前用过4个双路并行的AD7760，芯片有个同步管教，同步比较好做  9251没用过

0 V6 h* s3 C& O& L) R谢谢啦!AD9251也有个同步管脚* E1 `5 M4 G5 t. O3 c
作者: zzzljb    时间: 2015-3-15 23:14
part99 发表于 2015-3-14 23:22
) P; ?5 A3 ~" ~: w  N$ e7 ^* ^* Z并行时间同步好做一点，串行的同步在FPGA端有点麻烦。! N1 W% F3 L8 j7 v  L
不过，你的采样率不高，可以用9252，但如果PCB有位 ...
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回答得很详细，非常感谢！' K4 r- [3 s/ u! @
我犹豫要不要使用多片是考虑片间同步信号的处理。AD9251有个SYNC管脚可用于片间同步，如何保证4片AD9251收到的SYNC信号严格同步？- v$ K  z7 W2 C
是利用FPGA的全局时钟直接输出4路SYNC信号，还是使用独立的时钟驱动芯片分路输出SYNC？如果使用FPGA全局时钟直接输出4路的话，假如20Msps的采样率，SYNC的PCB布线走等长，FPGA内部延时问题不大吧？
. s$ O  d' E7 ?) m& G- E
作者: part99    时间: 2015-3-16 05:56
本帖最后由 part99 于 2015-3-15 16:58 编辑
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zzzljb 发表于 2015-3-15 10:14
# H, w3 S9 g, i( n* |/ M1 ]回答得很详细，非常感谢！( {- A, o7 g6 v( C, W( t+ C
我犹豫要不要使用多片是考虑片间同步信号的处理。AD9251有个SYNC管脚可用于片 ...
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我建议用FPGA全局时钟出同步，20MHz时钟对现在的高速信号来说可以忽略不计，不要担心信号线延时，根本可以忽略不计，但为了信号完整性，一定要走菊花链，或者加个同步的buffer。& m* A- S/ P- Y. `# d9 ~5 f* |' B% N
作者: zzzljb    时间: 2015-3-16 10:17
part99 发表于 2015-3-16 05:56
7 k9 q1 _& U& E我建议用FPGA全局时钟出同步，20MHz时钟对现在的高速信号来说可以忽略不计，不要担心信号线延时，根本可 ...
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非常感谢！
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作者: fallen    时间: 2015-3-16 14:05
高大上的东东，赞一个。
作者: zzzljb    时间: 2015-3-18 22:18
fallen 发表于 2015-3-16 14:051 v+ b# T9 p+ d4 G+ h, W) ]6 ~( O: f
高大上的东东，赞一个。
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fallen兄又取笑我了，这种东西对你而言还算高大上啊( J2 ]! i) k( C) j. k
话说之前没留意fallen兄EDA365版主的头衔啊，新晋升的？& m# t. x3 ]* A) F
作者: fallen    时间: 2015-3-18 23:16
zzzljb 发表于 2015-3-18 22:18
5 V& M* u$ M1 o& R. o8 x9 ^fallen兄又取笑我了，这种东西对你而言还算高大上啊
. U8 i; ~/ L# G! v话说之前没留意fallen兄EDA365版主的头衔啊，新晋 ...
+ V- d1 c& x5 y( x
为人民服务的。
作者: 暮色猎手    时间: 2015-3-20 20:45
凑热闹
作者: baduyuwen    时间: 2015-8-10 09:46
看看



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