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标题: Allegro导入CIS网表成功,但是placement报错 [打印本页]

作者: 骑驴找宝马    时间: 2015-2-4 10:44
标题: Allegro导入CIS网表成功,但是placement报错
我copy了一个demo原理图的一页图纸,位号重新编了一下,把demo pcb的封装库也导出来了,并且在我自己的PCB里把库的路径设置好了
) \. n4 z/ ~; X8 I$ T7 ^导入网表没有报错,但是就在我quick place时,报error:components could not be placed, logo如下,请问这是什么原因造成的?求指教!6 j$ o$ k6 Z: C$ G: n* i
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B

作者: 霹雳风雷    时间: 2015-2-4 11:26
你的psm path可能没有设置正确,或者你的库路径中没有这几个symbol
作者: 骑驴找宝马    时间: 2015-2-4 12:08
霹雳风雷 发表于 2015-2-4 11:26
# ~" ]% k. x: y4 G4 M7 k你的psm path可能没有设置正确,或者你的库路径中没有这几个symbol

; ~5 o7 e/ z9 W你说的这些全部没有问题,这些symbol是有的,没有的话,导网表就会报错了,我是从demo中导出来的,
8 s; @; V) V- U. n7 B0 [$ e1 l奇怪的是这页原理图的所有器件都不能摆放,但是导网表又没有错误$ Z/ ^# }2 j& l' ]/ S' C$ f. c- g

作者: 霹雳风雷    时间: 2015-2-4 12:40
骑驴找宝马 发表于 2015-2-4 12:084 K8 z3 P: T* v5 t5 Y( B
你说的这些全部没有问题,这些symbol是有的,没有的话,导网表就会报错了,我是从demo中导出来的,5 y4 t& v3 I5 c* g0 V! B+ X& i
奇怪 ...
0 y- M# w) h7 t7 G& }% T
那就重新导入一下试试,检查一下你的库的路径有没有特殊字符或者你的symbol里面包含有特殊字符和原理图中的pcb footprint的名字不一致,最好拷贝到excl中比较一下
作者: dzkcool    时间: 2015-2-4 13:49
如果用第一方网表导入的话,没有封装也是可以导入的,只是会出现wraning,而非error罢了,而wraning是不影响正常导入的,所以还是仔细检查一下封装路径(PadPath、PsmPath)是否正确,有无非法字符等。
作者: freeren    时间: 2015-2-5 15:19
封装都有的话,就只剩路径问题
作者: woaidashui    时间: 2015-2-5 16:16
如果你确定封装都有的话,那就只有一种可能了,你只设置了PSM路径,没有设置PAD路径。  candence中,如果封装中使用的PAD没有设定路径的话,照样是导不进来的。setup——user preference——Path——padpath和psmpath
作者: 回忆着回忆    时间: 2015-2-5 21:56
你没有画板框吧
作者: zhuyt05    时间: 2015-2-17 12:05
原理图导出网表时,封装名称默认长度是33,要改成255. 你的封装名称长。
作者: zhouqingmin    时间: 2015-2-23 22:33
demo pcb的叠构和你PCB的叠构名称不同吧
作者: lwf19861111    时间: 2015-2-25 11:57
你确定一下你导出的那些封装吧,我以前也是这样的,导出demo的封装,用package designer去看,其实里面根本就没有pin,所以到pcb的时候会报错,一个一个去检查你导出的封装吧




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