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标题: allegro DDR3 阻抗控制，怎么确定参考层 [打印本页]

作者: torres_zou 时间: 2014-9-30 09:06
标题: allegro DDR3 阻抗控制，怎么确定参考层
最近新作的高通的板子，8层板，其结构是 TOP GND1 SIG1 SIG2 PWR SIG3 GND2 BOTTOM
现在DDR走线在 SIG1 SIG2 SIG3 都存在，问题是在控制阻抗的时候，由于SIG2曾走线很少，
普了大面积的铜皮，所以SIG1的信号，有一部分在SIG2层的铜皮范围内，现在SIG1 的信号
上层参考GND1 层下层一部分参考SIG2层，另一部分参考PWR, 导致阻抗不能统一 40欧姆怎么办

为什么SIG1信号还要参考下层呢之参考上层地平面可以吗

作者: owencai 时间: 2014-9-30 09:27
GND1与SIG1之间的PP层应该是一样的厚度吧，按道理来说，TOP,和SIG1都是参考GND1啊，如果你的NET走到了SIG2那么，按照一般叠层设置会将SIG2来参考PWR，你把要求给板厂，板厂会根据你的板厚要求来调整两层之间的PP厚度，从而满足阻抗啊，
DDR3要做40欧姆？
还要信号线回路参考最好不要跨分割！
个人观点，不妥之处请指正

作者: torres_zou 时间: 2014-9-30 09:40
现在PCB厂说SIG1有问题，SIG1 上面参考GND1层，下面还要参考PWR层，可是因为SIG2 有大面积普通 SIG1就有一部分参考了SIG2层的铜皮，导致SIG1跨层了，之前没听说这种理论

作者: kinglangji 时间: 2014-9-30 09:42
楼上正解,阻抗不止要层的顺序,还要层的距离.如果你不确定,就扔给板厂吧

作者: 菩提老树 时间: 2014-10-8 15:34

owencai 发表于 2014-9-30 09:27
F2 g+ G' V/ C7 ^, v3 EGND1与SIG1之间的PP层应该是一样的厚度吧，按道理来说，TOP,和SIG1都是参考GND1啊，如果你的NET走到了SIG2 ...

DDR3的阻抗没有规定说一定要50ohm，DDR2的才规定了一定要匹配到50ohm信号完整性才好。

作者: zhaoyang0351 时间: 2014-10-8 16:32
SIG1 SIG2 走线区域设置禁止覆铜，这样SIG1 SIG2的参考层都是GND1 PWR。
SIG1走线是带状线，参考层有上下两层，主参考层是GND1，次参考层是PWR。可以通过PI仿真，看到2层参考层的回流比例。
参考层必须是完整的平面，不然反射和振铃现象很严重。可以参考于博士的信号完整性揭秘，里面有详细介绍。

作者: zhaoyang0351 时间: 2014-10-8 16:33

，给于博士做广告了。

作者: owencai 时间: 2014-10-8 17:42

菩提老树发表于 2014-10-8 15:34
1 H: w9 b& m5 I' @DDR3的阻抗没有规定说一定要50ohm，DDR2的才规定了一定要匹配到50ohm信号完整性才好。

3QU，学习了

作者: owencai 时间: 2014-10-8 17:42

菩提老树发表于 2014-10-8 15:34/ S: q. j: Y, t1 E) [
DDR3的阻抗没有规定说一定要50ohm，DDR2的才规定了一定要匹配到50ohm信号完整性才好。

3QU,学习了

作者: yangyang1989 时间: 2014-10-10 22:12
把sig1和sig2的间距拉大（2倍以上应该就不）

作者: yangyang1989 时间: 2014-10-10 22:23
把gnd1和sig1的间距缩小，sig1和sig2的间距拉大，另外还要取决你板厚是多少来定。（注意sig1和sig2的平行走线。呵呵。。）

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